Post on 30-Jun-2015
UKŁADY FPGAPiotr Spyra Michał Urbaniak
Układy elektroniczne wielkiej skali integracji
Wydział Informatyki
Politechnika Poznańska
METODOLOGIA PROJEKTOWANIA UKŁADOacuteW
CYFROWYCH Z WYKORZYSTANIEM HDL
METODY PROJEKTOWANIA UKŁADOacuteW
CYFROWYCH
Metody projektowania układoacutew scalonych
Bottom-up ndash od pojedynczego elementu do układu
Top-down ndash od funkcji układu do jego fizycznej realizacji
Do modelowania układoacutew najczęściej używa się
Schematoacutew logicznych
Diagramoacutew stanoacutew
Językoacutew opisu sprzętu takich jak VHDL i Verilog
Języki opisu sprzętu (HDL) zyskały sporą popularność dzięki narzędziom do syntezy logicznej Dzięki nim możliwa jest automatyczna zamiana abstrakcyjnego opisu na listę połączeń w zadanej technologii
UKŁADY ELEKTRONICZNE WIELKIEJ SKALI
INTEGRACJI NA PRZYKŁADZIE FPGA
FPGA ndash reprogramowalny układ logiczny
Podstawowymi elementami są
Matryca z blokami logicznymi (CLB)
Programowalne połączenia między blokami
Programowalne układy wejściawyjścia
Zaprogramowanie FPGA jest roacutewnoznaczne ze
stworzeniem sprzętowego odwzorowania
opracowanego algorytmu
FPGA mogą zawierać od kilkudziesięciu do
dziesiątkoacutew tysięcy blokoacutew logicznych
RODZAJ TECHNOLOGII WYKORZYSTYWANYCH
DO ZAPAMIĘTYWANIA KONFIGURACJI FPGA
SRAM ndash pamięć statyczna konfiguracja
przepada w chwili odcięcia zasilania
EEPROM FLASH ndash zapamiętują konfigurację
także w przypadku braku zasilania
Fuse antifuse ndash trwały zapis poprzez
bdquoprzepalenie ścieżekrdquo stworzenie stałych
połączeń pomiędzy blokami logicznymi
Charakteryzuje się wysoką odpornością na
impuls elektromagnetyczny
ZASTOSOWANIE UKŁADOacuteW FPGA
Robotyka i sterowanie maszynami
Układach obsługi wentylatoroacutew
Pomp
Kompresoroacutew
Taśmociągoacutew
Obroacutebka sygnałoacutew
Pomiar szerokości impulsoacutew
Realizacja filtroacutew cyfrowych
Pomiar pozycji lub prędkości obrotowej z enkoderoacutew
cyfrowych
Projektowanie prototypoacutew układoacutew ASIC
PRODUCENCI UKŁADOacuteW FPGA
Wiodącą rolę na rynku odgrywa obecnie czterech
dostawcoacutew
Xilinx
Altera
Atmel
Lattice Semiconductor
Znaleźć można także układy takich producentoacutew
jak Actel Cypress QuickLogic
RODZINY FPGA FIRMY XILINX
Przestarzałe rodziny XC3000 XC4000 XC5200
Stare technologie 05microm 035microm i 025microm Nie zalecane dla nowych projektoacutew
Tanie rodziny SpartanXL ndash pochodna XC4000
Spartan-II ndash pochodna Virtex
Spartan ndashIE ndash pochodna Virtex-E
Spartan-3 Spartan 3E Spartan 3L
Wydajne rodziny Virtex (220nm)
Virtex E Virtex EM (180nm)
Virtex-II Virtex-II PRO (130nm)
Virtex 4 (90nm)
Virtex 5 (65nm)
PROGRAMY SŁUŻĄCE DO PROJEKTOWANIA
APLIKACJI DLA UKŁADOacuteW FPGA
Na rynku dostępne są także programy i narzędzia ułatwiające i przyspieszające proces projektowania specyficznych aplikacji dla FPGA np
Xilinx Targeted Design Platform ndash zawiera podstawowe elementy niezbędne w przygotowaniu przemysłowych aplikacji wizualizacyjnych
HyperKinetix (firmy Atlantix) ndash dedykowany do aplikacji napędowych ułatwiający opracowywanie aplikacji z układami FPGA dla cyfrowych sterownikoacutew napędoacutew
Opal Kelly ndash zawiera gotowe moduły zapewniające niezawodność przy opracowywaniu aplikacji wymagających wspoacutełpracy FPGA z modułami wyposażonymi w procesor lub działającymi na bazie przemysłowych komputeroacutew PC
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
METODOLOGIA PROJEKTOWANIA UKŁADOacuteW
CYFROWYCH Z WYKORZYSTANIEM HDL
METODY PROJEKTOWANIA UKŁADOacuteW
CYFROWYCH
Metody projektowania układoacutew scalonych
Bottom-up ndash od pojedynczego elementu do układu
Top-down ndash od funkcji układu do jego fizycznej realizacji
Do modelowania układoacutew najczęściej używa się
Schematoacutew logicznych
Diagramoacutew stanoacutew
Językoacutew opisu sprzętu takich jak VHDL i Verilog
Języki opisu sprzętu (HDL) zyskały sporą popularność dzięki narzędziom do syntezy logicznej Dzięki nim możliwa jest automatyczna zamiana abstrakcyjnego opisu na listę połączeń w zadanej technologii
UKŁADY ELEKTRONICZNE WIELKIEJ SKALI
INTEGRACJI NA PRZYKŁADZIE FPGA
FPGA ndash reprogramowalny układ logiczny
Podstawowymi elementami są
Matryca z blokami logicznymi (CLB)
Programowalne połączenia między blokami
Programowalne układy wejściawyjścia
Zaprogramowanie FPGA jest roacutewnoznaczne ze
stworzeniem sprzętowego odwzorowania
opracowanego algorytmu
FPGA mogą zawierać od kilkudziesięciu do
dziesiątkoacutew tysięcy blokoacutew logicznych
RODZAJ TECHNOLOGII WYKORZYSTYWANYCH
DO ZAPAMIĘTYWANIA KONFIGURACJI FPGA
SRAM ndash pamięć statyczna konfiguracja
przepada w chwili odcięcia zasilania
EEPROM FLASH ndash zapamiętują konfigurację
także w przypadku braku zasilania
Fuse antifuse ndash trwały zapis poprzez
bdquoprzepalenie ścieżekrdquo stworzenie stałych
połączeń pomiędzy blokami logicznymi
Charakteryzuje się wysoką odpornością na
impuls elektromagnetyczny
ZASTOSOWANIE UKŁADOacuteW FPGA
Robotyka i sterowanie maszynami
Układach obsługi wentylatoroacutew
Pomp
Kompresoroacutew
Taśmociągoacutew
Obroacutebka sygnałoacutew
Pomiar szerokości impulsoacutew
Realizacja filtroacutew cyfrowych
Pomiar pozycji lub prędkości obrotowej z enkoderoacutew
cyfrowych
Projektowanie prototypoacutew układoacutew ASIC
PRODUCENCI UKŁADOacuteW FPGA
Wiodącą rolę na rynku odgrywa obecnie czterech
dostawcoacutew
Xilinx
Altera
Atmel
Lattice Semiconductor
Znaleźć można także układy takich producentoacutew
jak Actel Cypress QuickLogic
RODZINY FPGA FIRMY XILINX
Przestarzałe rodziny XC3000 XC4000 XC5200
Stare technologie 05microm 035microm i 025microm Nie zalecane dla nowych projektoacutew
Tanie rodziny SpartanXL ndash pochodna XC4000
Spartan-II ndash pochodna Virtex
Spartan ndashIE ndash pochodna Virtex-E
Spartan-3 Spartan 3E Spartan 3L
Wydajne rodziny Virtex (220nm)
Virtex E Virtex EM (180nm)
Virtex-II Virtex-II PRO (130nm)
Virtex 4 (90nm)
Virtex 5 (65nm)
PROGRAMY SŁUŻĄCE DO PROJEKTOWANIA
APLIKACJI DLA UKŁADOacuteW FPGA
Na rynku dostępne są także programy i narzędzia ułatwiające i przyspieszające proces projektowania specyficznych aplikacji dla FPGA np
Xilinx Targeted Design Platform ndash zawiera podstawowe elementy niezbędne w przygotowaniu przemysłowych aplikacji wizualizacyjnych
HyperKinetix (firmy Atlantix) ndash dedykowany do aplikacji napędowych ułatwiający opracowywanie aplikacji z układami FPGA dla cyfrowych sterownikoacutew napędoacutew
Opal Kelly ndash zawiera gotowe moduły zapewniające niezawodność przy opracowywaniu aplikacji wymagających wspoacutełpracy FPGA z modułami wyposażonymi w procesor lub działającymi na bazie przemysłowych komputeroacutew PC
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
METODY PROJEKTOWANIA UKŁADOacuteW
CYFROWYCH
Metody projektowania układoacutew scalonych
Bottom-up ndash od pojedynczego elementu do układu
Top-down ndash od funkcji układu do jego fizycznej realizacji
Do modelowania układoacutew najczęściej używa się
Schematoacutew logicznych
Diagramoacutew stanoacutew
Językoacutew opisu sprzętu takich jak VHDL i Verilog
Języki opisu sprzętu (HDL) zyskały sporą popularność dzięki narzędziom do syntezy logicznej Dzięki nim możliwa jest automatyczna zamiana abstrakcyjnego opisu na listę połączeń w zadanej technologii
UKŁADY ELEKTRONICZNE WIELKIEJ SKALI
INTEGRACJI NA PRZYKŁADZIE FPGA
FPGA ndash reprogramowalny układ logiczny
Podstawowymi elementami są
Matryca z blokami logicznymi (CLB)
Programowalne połączenia między blokami
Programowalne układy wejściawyjścia
Zaprogramowanie FPGA jest roacutewnoznaczne ze
stworzeniem sprzętowego odwzorowania
opracowanego algorytmu
FPGA mogą zawierać od kilkudziesięciu do
dziesiątkoacutew tysięcy blokoacutew logicznych
RODZAJ TECHNOLOGII WYKORZYSTYWANYCH
DO ZAPAMIĘTYWANIA KONFIGURACJI FPGA
SRAM ndash pamięć statyczna konfiguracja
przepada w chwili odcięcia zasilania
EEPROM FLASH ndash zapamiętują konfigurację
także w przypadku braku zasilania
Fuse antifuse ndash trwały zapis poprzez
bdquoprzepalenie ścieżekrdquo stworzenie stałych
połączeń pomiędzy blokami logicznymi
Charakteryzuje się wysoką odpornością na
impuls elektromagnetyczny
ZASTOSOWANIE UKŁADOacuteW FPGA
Robotyka i sterowanie maszynami
Układach obsługi wentylatoroacutew
Pomp
Kompresoroacutew
Taśmociągoacutew
Obroacutebka sygnałoacutew
Pomiar szerokości impulsoacutew
Realizacja filtroacutew cyfrowych
Pomiar pozycji lub prędkości obrotowej z enkoderoacutew
cyfrowych
Projektowanie prototypoacutew układoacutew ASIC
PRODUCENCI UKŁADOacuteW FPGA
Wiodącą rolę na rynku odgrywa obecnie czterech
dostawcoacutew
Xilinx
Altera
Atmel
Lattice Semiconductor
Znaleźć można także układy takich producentoacutew
jak Actel Cypress QuickLogic
RODZINY FPGA FIRMY XILINX
Przestarzałe rodziny XC3000 XC4000 XC5200
Stare technologie 05microm 035microm i 025microm Nie zalecane dla nowych projektoacutew
Tanie rodziny SpartanXL ndash pochodna XC4000
Spartan-II ndash pochodna Virtex
Spartan ndashIE ndash pochodna Virtex-E
Spartan-3 Spartan 3E Spartan 3L
Wydajne rodziny Virtex (220nm)
Virtex E Virtex EM (180nm)
Virtex-II Virtex-II PRO (130nm)
Virtex 4 (90nm)
Virtex 5 (65nm)
PROGRAMY SŁUŻĄCE DO PROJEKTOWANIA
APLIKACJI DLA UKŁADOacuteW FPGA
Na rynku dostępne są także programy i narzędzia ułatwiające i przyspieszające proces projektowania specyficznych aplikacji dla FPGA np
Xilinx Targeted Design Platform ndash zawiera podstawowe elementy niezbędne w przygotowaniu przemysłowych aplikacji wizualizacyjnych
HyperKinetix (firmy Atlantix) ndash dedykowany do aplikacji napędowych ułatwiający opracowywanie aplikacji z układami FPGA dla cyfrowych sterownikoacutew napędoacutew
Opal Kelly ndash zawiera gotowe moduły zapewniające niezawodność przy opracowywaniu aplikacji wymagających wspoacutełpracy FPGA z modułami wyposażonymi w procesor lub działającymi na bazie przemysłowych komputeroacutew PC
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
UKŁADY ELEKTRONICZNE WIELKIEJ SKALI
INTEGRACJI NA PRZYKŁADZIE FPGA
FPGA ndash reprogramowalny układ logiczny
Podstawowymi elementami są
Matryca z blokami logicznymi (CLB)
Programowalne połączenia między blokami
Programowalne układy wejściawyjścia
Zaprogramowanie FPGA jest roacutewnoznaczne ze
stworzeniem sprzętowego odwzorowania
opracowanego algorytmu
FPGA mogą zawierać od kilkudziesięciu do
dziesiątkoacutew tysięcy blokoacutew logicznych
RODZAJ TECHNOLOGII WYKORZYSTYWANYCH
DO ZAPAMIĘTYWANIA KONFIGURACJI FPGA
SRAM ndash pamięć statyczna konfiguracja
przepada w chwili odcięcia zasilania
EEPROM FLASH ndash zapamiętują konfigurację
także w przypadku braku zasilania
Fuse antifuse ndash trwały zapis poprzez
bdquoprzepalenie ścieżekrdquo stworzenie stałych
połączeń pomiędzy blokami logicznymi
Charakteryzuje się wysoką odpornością na
impuls elektromagnetyczny
ZASTOSOWANIE UKŁADOacuteW FPGA
Robotyka i sterowanie maszynami
Układach obsługi wentylatoroacutew
Pomp
Kompresoroacutew
Taśmociągoacutew
Obroacutebka sygnałoacutew
Pomiar szerokości impulsoacutew
Realizacja filtroacutew cyfrowych
Pomiar pozycji lub prędkości obrotowej z enkoderoacutew
cyfrowych
Projektowanie prototypoacutew układoacutew ASIC
PRODUCENCI UKŁADOacuteW FPGA
Wiodącą rolę na rynku odgrywa obecnie czterech
dostawcoacutew
Xilinx
Altera
Atmel
Lattice Semiconductor
Znaleźć można także układy takich producentoacutew
jak Actel Cypress QuickLogic
RODZINY FPGA FIRMY XILINX
Przestarzałe rodziny XC3000 XC4000 XC5200
Stare technologie 05microm 035microm i 025microm Nie zalecane dla nowych projektoacutew
Tanie rodziny SpartanXL ndash pochodna XC4000
Spartan-II ndash pochodna Virtex
Spartan ndashIE ndash pochodna Virtex-E
Spartan-3 Spartan 3E Spartan 3L
Wydajne rodziny Virtex (220nm)
Virtex E Virtex EM (180nm)
Virtex-II Virtex-II PRO (130nm)
Virtex 4 (90nm)
Virtex 5 (65nm)
PROGRAMY SŁUŻĄCE DO PROJEKTOWANIA
APLIKACJI DLA UKŁADOacuteW FPGA
Na rynku dostępne są także programy i narzędzia ułatwiające i przyspieszające proces projektowania specyficznych aplikacji dla FPGA np
Xilinx Targeted Design Platform ndash zawiera podstawowe elementy niezbędne w przygotowaniu przemysłowych aplikacji wizualizacyjnych
HyperKinetix (firmy Atlantix) ndash dedykowany do aplikacji napędowych ułatwiający opracowywanie aplikacji z układami FPGA dla cyfrowych sterownikoacutew napędoacutew
Opal Kelly ndash zawiera gotowe moduły zapewniające niezawodność przy opracowywaniu aplikacji wymagających wspoacutełpracy FPGA z modułami wyposażonymi w procesor lub działającymi na bazie przemysłowych komputeroacutew PC
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
RODZAJ TECHNOLOGII WYKORZYSTYWANYCH
DO ZAPAMIĘTYWANIA KONFIGURACJI FPGA
SRAM ndash pamięć statyczna konfiguracja
przepada w chwili odcięcia zasilania
EEPROM FLASH ndash zapamiętują konfigurację
także w przypadku braku zasilania
Fuse antifuse ndash trwały zapis poprzez
bdquoprzepalenie ścieżekrdquo stworzenie stałych
połączeń pomiędzy blokami logicznymi
Charakteryzuje się wysoką odpornością na
impuls elektromagnetyczny
ZASTOSOWANIE UKŁADOacuteW FPGA
Robotyka i sterowanie maszynami
Układach obsługi wentylatoroacutew
Pomp
Kompresoroacutew
Taśmociągoacutew
Obroacutebka sygnałoacutew
Pomiar szerokości impulsoacutew
Realizacja filtroacutew cyfrowych
Pomiar pozycji lub prędkości obrotowej z enkoderoacutew
cyfrowych
Projektowanie prototypoacutew układoacutew ASIC
PRODUCENCI UKŁADOacuteW FPGA
Wiodącą rolę na rynku odgrywa obecnie czterech
dostawcoacutew
Xilinx
Altera
Atmel
Lattice Semiconductor
Znaleźć można także układy takich producentoacutew
jak Actel Cypress QuickLogic
RODZINY FPGA FIRMY XILINX
Przestarzałe rodziny XC3000 XC4000 XC5200
Stare technologie 05microm 035microm i 025microm Nie zalecane dla nowych projektoacutew
Tanie rodziny SpartanXL ndash pochodna XC4000
Spartan-II ndash pochodna Virtex
Spartan ndashIE ndash pochodna Virtex-E
Spartan-3 Spartan 3E Spartan 3L
Wydajne rodziny Virtex (220nm)
Virtex E Virtex EM (180nm)
Virtex-II Virtex-II PRO (130nm)
Virtex 4 (90nm)
Virtex 5 (65nm)
PROGRAMY SŁUŻĄCE DO PROJEKTOWANIA
APLIKACJI DLA UKŁADOacuteW FPGA
Na rynku dostępne są także programy i narzędzia ułatwiające i przyspieszające proces projektowania specyficznych aplikacji dla FPGA np
Xilinx Targeted Design Platform ndash zawiera podstawowe elementy niezbędne w przygotowaniu przemysłowych aplikacji wizualizacyjnych
HyperKinetix (firmy Atlantix) ndash dedykowany do aplikacji napędowych ułatwiający opracowywanie aplikacji z układami FPGA dla cyfrowych sterownikoacutew napędoacutew
Opal Kelly ndash zawiera gotowe moduły zapewniające niezawodność przy opracowywaniu aplikacji wymagających wspoacutełpracy FPGA z modułami wyposażonymi w procesor lub działającymi na bazie przemysłowych komputeroacutew PC
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
ZASTOSOWANIE UKŁADOacuteW FPGA
Robotyka i sterowanie maszynami
Układach obsługi wentylatoroacutew
Pomp
Kompresoroacutew
Taśmociągoacutew
Obroacutebka sygnałoacutew
Pomiar szerokości impulsoacutew
Realizacja filtroacutew cyfrowych
Pomiar pozycji lub prędkości obrotowej z enkoderoacutew
cyfrowych
Projektowanie prototypoacutew układoacutew ASIC
PRODUCENCI UKŁADOacuteW FPGA
Wiodącą rolę na rynku odgrywa obecnie czterech
dostawcoacutew
Xilinx
Altera
Atmel
Lattice Semiconductor
Znaleźć można także układy takich producentoacutew
jak Actel Cypress QuickLogic
RODZINY FPGA FIRMY XILINX
Przestarzałe rodziny XC3000 XC4000 XC5200
Stare technologie 05microm 035microm i 025microm Nie zalecane dla nowych projektoacutew
Tanie rodziny SpartanXL ndash pochodna XC4000
Spartan-II ndash pochodna Virtex
Spartan ndashIE ndash pochodna Virtex-E
Spartan-3 Spartan 3E Spartan 3L
Wydajne rodziny Virtex (220nm)
Virtex E Virtex EM (180nm)
Virtex-II Virtex-II PRO (130nm)
Virtex 4 (90nm)
Virtex 5 (65nm)
PROGRAMY SŁUŻĄCE DO PROJEKTOWANIA
APLIKACJI DLA UKŁADOacuteW FPGA
Na rynku dostępne są także programy i narzędzia ułatwiające i przyspieszające proces projektowania specyficznych aplikacji dla FPGA np
Xilinx Targeted Design Platform ndash zawiera podstawowe elementy niezbędne w przygotowaniu przemysłowych aplikacji wizualizacyjnych
HyperKinetix (firmy Atlantix) ndash dedykowany do aplikacji napędowych ułatwiający opracowywanie aplikacji z układami FPGA dla cyfrowych sterownikoacutew napędoacutew
Opal Kelly ndash zawiera gotowe moduły zapewniające niezawodność przy opracowywaniu aplikacji wymagających wspoacutełpracy FPGA z modułami wyposażonymi w procesor lub działającymi na bazie przemysłowych komputeroacutew PC
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
PRODUCENCI UKŁADOacuteW FPGA
Wiodącą rolę na rynku odgrywa obecnie czterech
dostawcoacutew
Xilinx
Altera
Atmel
Lattice Semiconductor
Znaleźć można także układy takich producentoacutew
jak Actel Cypress QuickLogic
RODZINY FPGA FIRMY XILINX
Przestarzałe rodziny XC3000 XC4000 XC5200
Stare technologie 05microm 035microm i 025microm Nie zalecane dla nowych projektoacutew
Tanie rodziny SpartanXL ndash pochodna XC4000
Spartan-II ndash pochodna Virtex
Spartan ndashIE ndash pochodna Virtex-E
Spartan-3 Spartan 3E Spartan 3L
Wydajne rodziny Virtex (220nm)
Virtex E Virtex EM (180nm)
Virtex-II Virtex-II PRO (130nm)
Virtex 4 (90nm)
Virtex 5 (65nm)
PROGRAMY SŁUŻĄCE DO PROJEKTOWANIA
APLIKACJI DLA UKŁADOacuteW FPGA
Na rynku dostępne są także programy i narzędzia ułatwiające i przyspieszające proces projektowania specyficznych aplikacji dla FPGA np
Xilinx Targeted Design Platform ndash zawiera podstawowe elementy niezbędne w przygotowaniu przemysłowych aplikacji wizualizacyjnych
HyperKinetix (firmy Atlantix) ndash dedykowany do aplikacji napędowych ułatwiający opracowywanie aplikacji z układami FPGA dla cyfrowych sterownikoacutew napędoacutew
Opal Kelly ndash zawiera gotowe moduły zapewniające niezawodność przy opracowywaniu aplikacji wymagających wspoacutełpracy FPGA z modułami wyposażonymi w procesor lub działającymi na bazie przemysłowych komputeroacutew PC
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
RODZINY FPGA FIRMY XILINX
Przestarzałe rodziny XC3000 XC4000 XC5200
Stare technologie 05microm 035microm i 025microm Nie zalecane dla nowych projektoacutew
Tanie rodziny SpartanXL ndash pochodna XC4000
Spartan-II ndash pochodna Virtex
Spartan ndashIE ndash pochodna Virtex-E
Spartan-3 Spartan 3E Spartan 3L
Wydajne rodziny Virtex (220nm)
Virtex E Virtex EM (180nm)
Virtex-II Virtex-II PRO (130nm)
Virtex 4 (90nm)
Virtex 5 (65nm)
PROGRAMY SŁUŻĄCE DO PROJEKTOWANIA
APLIKACJI DLA UKŁADOacuteW FPGA
Na rynku dostępne są także programy i narzędzia ułatwiające i przyspieszające proces projektowania specyficznych aplikacji dla FPGA np
Xilinx Targeted Design Platform ndash zawiera podstawowe elementy niezbędne w przygotowaniu przemysłowych aplikacji wizualizacyjnych
HyperKinetix (firmy Atlantix) ndash dedykowany do aplikacji napędowych ułatwiający opracowywanie aplikacji z układami FPGA dla cyfrowych sterownikoacutew napędoacutew
Opal Kelly ndash zawiera gotowe moduły zapewniające niezawodność przy opracowywaniu aplikacji wymagających wspoacutełpracy FPGA z modułami wyposażonymi w procesor lub działającymi na bazie przemysłowych komputeroacutew PC
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
PROGRAMY SŁUŻĄCE DO PROJEKTOWANIA
APLIKACJI DLA UKŁADOacuteW FPGA
Na rynku dostępne są także programy i narzędzia ułatwiające i przyspieszające proces projektowania specyficznych aplikacji dla FPGA np
Xilinx Targeted Design Platform ndash zawiera podstawowe elementy niezbędne w przygotowaniu przemysłowych aplikacji wizualizacyjnych
HyperKinetix (firmy Atlantix) ndash dedykowany do aplikacji napędowych ułatwiający opracowywanie aplikacji z układami FPGA dla cyfrowych sterownikoacutew napędoacutew
Opal Kelly ndash zawiera gotowe moduły zapewniające niezawodność przy opracowywaniu aplikacji wymagających wspoacutełpracy FPGA z modułami wyposażonymi w procesor lub działającymi na bazie przemysłowych komputeroacutew PC
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
BUDOWA FPGA NA PRZYKŁADZIE
RODZINY SPARTAN 3 FIRMY XILINX
Blok CLB
IOB
Globalne systemy zegarowe
DCM
Sprzętowe multiplakatory
Pamięć Block RAM
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
Schemat blokowy ukazujący budowę układoacutew Spartan 3
Źroacutedło Elektronika Praktyczna
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
CLB
Budowa komoacuterki logicznej CLB w układach Spartan 3
Źroacutedło Elektronika Praktyczna
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
IOB I UCF
Input-Output Block
Zadaniem komoacuterek IOB jest zapewnienie
dwukierunkowej wymiany danych pomiędzy CLB
a otoczeniem
User Constraints File
W pliku UCF znajdują się przypisania sygnałoacutew
do konkretnych wyprowadzeń układu
NET bdquotestrdquo LOC = 88
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
GLOBALNE LINIE ZEGAROWE
Standardowe połączenia pomiędzy CLB są
podzielone na kroacutetkie segmenty ndash zmniejszenie
częstotliwości taktowania projektu
GLZ służą min do dystrybucji niezależnych
sygnałoacutew zegarowych
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
DCM ndash DIGITAL CLOCK MANAGER
Elementy w strukturze FPGA pomimo
taktowania sygnałem zegarowym pochodzącym z
jednego źroacutedła nie są taktowane jednocześnie
Roacuteżny czas dystrybucji sygnału w zależności od
Trasy jaką pokonuje
Odległości pomiędzy źroacutedłem i celem
Liczby wejść taktowanych jednocześnie
DCM pozwala kompensować roacuteżnice faz sygnałoacutew
zegarowych
W prostych aplikacjach używanie DCM nie jest
konieczne
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
MULTIPLIKATORY
Pozwalają mnożyć dwie liczby 18 bitowe
Praca w trybie
Asynchronicznym
Synchronicznym (synchronizowane sygnałem zeg)
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
SRAM I BLOCKRAM
SRAM ndash konfigurowalna pamięć
Liczba niezależnych blokoacutew BlockRAM oraz jej
pojemność zależy od typu układu
Możliwość zapisu oraz odczytu z roacuteżnych adresoacutew
(pamięć dwuportowa)
Konfiguracja blokoacutew pamięci
Jednoportowa
Dwuportowa
FIFO
CAM (Content Addressable Memory)
ROM
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
ROacuteŻNICE FPGA ORAZ CLPD
FPGA CLPD
Struktura tablicowa Struktura niejednorodna
Duża ilość zasoboacutew Średnia ilość zasoboacutew
Duża dowolność łączenia zasoboacutew Narzucona struktura połączeń
Średnia szybkość Duża szybkość
Droższe od CLPD Niższa cena
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
DIGILENT NEXYS
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
DIGILENT NEXYS II
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
DIGILENT HW-SPAR3E-SK
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach
LITERATURA
httpwwwcontrolengpolskacommenu-
gorneartykularticleuklady-fpga-w-automatyce-
nowe-mozliwosci-i-
zastosowaniahtmltx_ttnews[backPid]=846ampcHa
sh=3cf50529b4
httpbudinfo24plindexphpelektrykaelektronik
auklady-cyfrowe122-klasyfikacja-ukladow-
cyfrowych
httpwillowiieuzzgorapl~jbieganoverilogmai
nhtml
Elektronika Praktyczna 2006 Układy FPGA w
przykładach