1

Systemy wbudowane - laboratoria

Realizacja rejestru w układzie FPGA (1)

Realizacja rejestru w układzie FPGA

Mariusz Nowak

2

Systemy wbudowane - laboratoria

Realizacja rejestru w układzie FPGA (2)

Realizacja rejestru w układzie FPGA

Wykorzystując uniwersalny system uruchomieniowy NanoBoard NB1 należy zaimplementować w układzie FPGA dwukierunkowy rejestr przesuwny

Ćwiczenie należy zrealizować wykorzystując uniwersalny system uruchomieniowy NanoBoard NB1 oraz aplikację Altium Designer.

3

Systemy wbudowane - laboratoria

Realizacja rejestru w układzie FPGA (3)

Rejestr przesuwający 74194

Podstawowe funkcje rejestru:

- wprowadzanie równoległe,

- przesuwanie w prawo,

- przesuwanie w lewo,

- blokada zegara.

Rejestr jest układem, który służy do przechowywania informacji cyfrowej. Podstawowym elementem rejestru jest przerzutnik, który umożliwia zapamiętanie jednego bitu informacji cyfrowej.Rejestr 74194 posiada równoległe wejścia i wyjścia, szeregowe wejścia dla przesuwu w prawo i w lewo, wejścia rodzaju pracy oraz asynchroniczne i niezależne od innych wejść oraz wejście zerowania.

4

Systemy wbudowane - laboratoria

Realizacja rejestru w układzie FPGA (4)

Topologia wyprowadzeń rejestru 74194

SLSISRSIAB QAC QBD QCS0 QDS1CLRNCLK

Na slajdzie została przedstawiona topologia wyprowadzeń układu 74194. Wprowadzanie równoległe jest realizowane synchronicznie z narastaniem zbocza impulsu zegarowego przez podanie czterech bitów danych na wejścia równoległe oraz ustawienie wejść rodzaju pracy S0 i S1 w stan wysoki. W czasie wprowadzania równoległego wejścia szeregowe SR i SL są zablokowane. Przesuwanie w prawo jest realizowane w momencie, gdy S0 jest w stanie wysokim, a wejście S1 jest w stanie niskim. Dane są wprowadzane wejściem SR. W trakcie przesuwania w prawo wejścia równoległe danych są zablokowane. Przesuwanie w lewo jest realizowane, gdy S0 jest w stanie niskim, a wejście S1 w stanie wysokim. Dane są wprowadzane wejściem SL. W czasie przesuwania w lewo wejścia równoległe są zablokowane. Blokada wejścia zegarowego występuje gdy S0 i S1 sa w stanie niskim. Zmiany na wejściach trybu pracy S0 i S1 powinny występować w momencie, gdy na wejściu zegarowym podany jest stan wysoki.

5

Systemy wbudowane - laboratoria

Realizacja rejestru w układzie FPGA (5)

Rejestr 74194 – tabela stanów

BQD0QC0QB0QA0XXXXXXXLLH

LQDnQCnQBnXXXXXL∫LHHPL

HQDnQCnQBnXXXXXH∫LHH

QCnQBnQAnLXXXXLX∫HLHPP

QCnQBnQAnHXXXXHX∫HLH

WRdcbadcbaXX∫HHH

-QD0QC0QB0QA0XXXXXXLXXH

ZLLLLXXXXXXXXXL

DCBASRSISLSIS2S1QDQCQBQA

RównoległeSzeregoweCLK

Rodzaj pracyCLRN

Funkcja

WyjściaWejścia

Na slajdzie została przedstawiona tabela stanów rejestru przesuwającego. H – stan wysokiL – stan niskiX – stan dowolny∫ - zmiana stanu z niskiego na wysokiQA0, QB0, QC0, QD0 – wartości odpowiednio QA, QB, QC, QD, które istniały przed ustaleniem warunków podanych na wejściachAAn, QBn, QCn, QDn – wartości odpowiednio QA, QB, QC, QD, które były ustalone na wyjściach przerzutników przed ostatnią zmianą na wejściu zegarowym ze stanu niskiego na wysokia, b, c, d – wartości ustalone odpowiednio na wejściach A, B, C, D.Z – zerowanieWR – wprowadzanie równoległePP – przesuwanie w prawoPL – przesuwanie w lewoB - blokada