AMBA AXI4 to IBM CAPI アダプター (XAPP1293) · コードとして高効率で合成可能な...

XAPP1293 (v1.0) 2016 年 8 月 8 日 1japan.xilinx.com

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概要

IBM Coherent Accelerator Processor Interface (CAPI) は、カスタムアクセラレーションエンジンを POWER8 プロセッサのコヒーレントファブリックへ接続してハイブリッドな高性能ソリューションを実現します。一方で、ほとんどのザイリンクス IP は標準インターフェイスとして AXI4 を使用し、Vivado® Design Suite IP インテグレーターでは AXI4 ベースのインフラストラクチャを用いて複雑な IP システムを構築します。既存のザイリンクス IP や Vivado IP インテグレーションのインフラストラクチャに別の目的に利用するには、このアプリケーションノートで説明するアダプターを使用して AXI4 インターフェイスを CAPI に変換する必要があります。

このアプリケーションノートでは、 AMBA AXI4 to CAPI アダプターの機能、設計およびインプリメンテーションについて説明します。また、このアダプターの制限事項についても説明します。 Alpha Data 社の ADM-PCIE-7V3 カードで動作するサンプルデザインを提供し、このデザインを使用して、 CAPI で接続されたアクセラレータを含む POWER8 ベースシステム向けハイブリッドシステムを開発する場合の設計フローを紹介します。 ADM-PCIE-7V3 カードは、 Virtex®-7 XC7VX690T-2FFG1157C FPGA をベースとしています。

サンプルデザインの AMBA AXI4 to CAPI アダプターの一部および AFU (アクセラレータファンクションユニット ) は、ザイリンクスの Vivado High-Level Synthesis (HLS) ツールを使用して開発されています。このツールは、 C 言語をソースコードとして高効率で合成可能な Verilog または VHDL コードを生成します。

サンプルデザインを含むリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。デザインファイルの詳細は、「リファレンスデザイン」を参照してください。

注記: リファレンスデザインには、 Memcopy アクセラレータファンクションユニット (AFU) も含まれています。

はじめに

AXI4 は、 SoC の作成における事実上のプロトコルであり、ザイリンクス IP コアでは標準インターフェイスとして使用されています。 AXI4 の詳細は、『AMBA AXI and ACE Protocol Specification』 [参照 1] を参照してください。 AXI4 には 3 種類のインターフェイスがあります。

• AXI4: 高性能なメモリマップ方式の通信に使用されます。 1 つのアドレスフェーズで最大 256 データサイクルのバースト転送が可能です。

• AXI4-Lite: シンプルで低スループットのメモリマップ方式の通信に使用されます。バースト転送をサポートする AXI4 とは異なり、 1 つのアドレスフェーズで 1 データサイクルの転送をサポートします。

• AXI4-Stream: 高速データストリーミングアプリケーションに使用されます。 AXI4-Stream は、アドレスフェーズの要件をすべて取り去った、データバーストサイズに制限のないプロトコルです。

AXI4 は、 ready/valid のハンドシェイク信号を使用して、データ転送方向 (順方向と逆方向) のフロー制御も可能です。

CAPI とは、コヒーレントアクセラレータを POWER ベースのシステムに接続する際に用いられる、基礎構造を表す一般的な言い方です。詳細は、『Coherent Accelerator Processor Interface User's Manual』 [参照 2] を参照してください。 CAPI を使用した場合、ハイブリッドシステムの演算機能や I/O の負担が大きい機能はアクセラレータで駆動され、アクセラレータは POWER8 プロセッサで駆動されるメインアプリケーションとコヒーレントな方式で通信します。アクセラレータは、プロセッサに対するピアであり、変更されていない実アドレスを使用して、ホストメモリ内の共有オブジェクトへアクセスします。また、システムソフトウェアでページフォルトが処理されるプロセッサのページテーブルへ直接アクセスします。図 1 に、 CAPI の概要図を示します。

アプリケーションノート : Virtex-7 FPGA

XAPP1293 (v1.0) 2016 年 8 月 8 日

AMBA AXI4 to IBM CAPI アダプター著者: Lisa Liu、 Mark Paluszkiewicz

https://japan.xilinx.com

https://secure.xilinx.com/webreg/clickthrough.do?cid=424515

http://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1293&Title=AMBA%20AXI4%20to%20IBM%20CAPI%20%26%2312450%3B%26%2312480%3B%26%2312503%3B%26%2312479%3B%26%2312540%3B&releaseVersion=1.0&docPage=1

はじめに


アクセラレータは PSL (Power Service Layer) を使用して、 POWER8 システムと相互作用します。これは次の 5 つの独立したインターフェイスを介して、アクセラレータへキャッシュラインベースのサービスを提供します。

• 制御インターフェイス : ホスト上のメインアプリケーションがアクセラレータを開始、停止、またはリセットする際に使用するインターフェイスです。

• コマンドインターフェイス : アクセラレータがホストメモリの読み出し /書き込み要求を送信する際に使用するインターフェイスです。

• 応答インターフェイス : アクセラレータにコマンドの完了を知らせるために使用するインターフェイスです。

• 書き込みバッファー /読み出しバッファーインターフェイス : アクセラレータがホストメモリに対してデータを送受信する際に使用するインターフェイスです。

• MMIO (Memory Mapped IO) インターフェイス : ホスト上のメインアプリケーションがアクセラレータ内のレジスタへアクセスする際に使用するインターフェイスです。

フロー制御をサポートするため、 PSL には ready/valid ハンドシェイク信号があります。データ /応答は、コマンドの発行と同じ順序でアクセラレータへ返されるとは限りません。

AMBA AXI4 to CAPI アダプターの機能には、 AXI4、 AXI4-Lite、 AXI4-Stream インターフェイスを 5 つの PSL インターフェイスへ変換する機能、バースト幅転送を PSL で使用されるキャッシュラインベースのデータ転送へ分割する機能、 PSL のアウトオブオーダ応答の処理、および AXI4 で使用される READ/VALID フロー制御プロセスのサポートが含まれます。

X-Ref Target - Figure 1

図 1: AMBA AXI4 to CAPI アダプターの概要図



インプリメンテーションの詳細



AMBA AXI4 to CAPI アダプターは、柔軟で高性能なアーキテクチャを使用して 3 種類の AXI インターフェイスをサポートします。このデザインでは、次の 3 つのモジュールを使用する階層的なデータフローアーキテクチャを使用します。

• Low-Level Shim

• High-Level Shim

• AXI-Full/AXI-Lite to AXI-Stream アダプター

図 2 に、 AMBA AXI4 to CAPI アダプターのアーキテクチャを示します。

Low‐Level Shim

Low-Level Shim モジュールは VHDL で設計されており、 PSL アクセラレータインターフェイスを対応する AXI4-Stream (axis) インターフェイスに変換する際に使用されます。コマンドストールの認識、クロック乗せ換え、読み出し /書き込みデータストリームのデカップリング、ローレベルエラー処理 (パリティエラー )、バッファーオーバーフローエラーなどを制御します。


図 2: AMBA AXI4 to CAPI アダプターアーキテクチャのブロック図





図 3 に、 Low-Level Shim のブロック図を示します。

コマンドインターフェイスブロックは、 Low-Level Shim から AXI4-Stream コマンドを読み出して、コマンド、 TAG、CSIZE、およびアドレスを PSL へ送信します。また、応答インターフェイスモジュールからはコマンドストール認識用のコマンドクレジットカウント (credit_cnt) 値を読み出します。 PSL は、応答のない 64 以上のコマンドを受信できないため、 64 コマンドクレジットがなくなると、コマンドインターフェイスモジュールのストール認識機能によってコマンドの送信が停止されます。このとき、コマンドインターフェイスブロックは、 cmd AXI4-Stream 信号の ready 信号をディアサートして、 High-Level Shim へのバックプレッシャーを生成します。

コマンドストール認識のコードを次に示します。

-- command_stall_recognitioncroom_of <= ‘1’ when stall_ptr = cmd_cnt else ‘0’;stall_pntr <= credit_cnt + haX_croom;axi_ready <= ‘0’ when croom_of = ‘1’ else ‘1’;

コードの説明:

• cmd_cnt は、発行されたコマンド数を示します。

• credit_cnt は、 PSL で処理されたコマンド数を示します。

• haX_croom は、 PSL が受信できるコマンド数を示します。

• stall_ptr、つまり credit_cnt + haX_croom が cmd_cnt と同じになると、コマンド生成マシンがストールします。


図 3: Low‐Level Shim のブロック図





図 4 に、コマンドストールの図を示します。

書き込みバッファーインターフェイスブロックは、 PSL 書き込みバッファーインターフェイスから TAG 付きのホストメモリ DATA を受信し、それらを WriteData FIFO へ書き込みます。その後、 High-Level Shim へ AXI4-Stream 出力を提供します。エラー (FIFO not ready、 FIFO オーバーフロー、パリティエラーなど) が生じた場合は、制御インターフェイスにもクリティカルエラーメッセージを送信します。

読み出しバッファーインターフェイスブロックは、 High-Level Shim から AXI4-Stream データを受信して、それらを FIFO へ格納します。 AXI4-Stream TDATA 信号には、キャッシュラインデータと対応するタグが含まれます。 FIFO の出力は、PSL 読み出しバッファーインターフェイスの DATA および TAG バスへ接続されています。また、パリティエラーを検出し、対応するエラーコードを制御インターフェイスへ送信します。

応答インターフェイスブロックは、 PSL から応答情報 (応答コード、応答タグ、コマンド生成用のリサイクルクレジット ) を受信します。これらの信号は 1 つのデータバスにカスケード接続されており、 FIFO へ格納されます。この FIFO を使用して、 AXI4-Stream データを High-Level Shim へ提供します。また、コマンドストール認識用のコマンドクレジットカウンター値をコマンドインターフェイスへ送信します。 FIFO not ready やパリティエラーは、このモジュールで監視され、エラーが検出されると対応するメッセージが制御インターフェイスへ送信されます。

MMIO (Memory Mapped I/O) ブロックは、 OS 起動中にソフトウェアドライバーへ AFU (アクセラレータファンクションユニット ) の記述子情報を提供します。 OS 起動後、ホストは PSL MMIO インターフェイスの信号を 96 ビットに連結して FIFO に格納するように要求し、High-Level Shim に AXI4-Stream 信号が提供されます。High-Level Shim から (もともとはアクセラレータから ) の AXI4-Stream 方式データは、 64 ビットの MMIO データに変換されて PSL へ送信され、このデータが受信されるときに PSL に対してアクセラレータ肯定応答信号が生成されます。

これらのモジュールはすべて、クロック乗せ換えロジックを使用するため、その他のアダプターやアクセラレータは PSL とは異なるクロックレートで動作できます。


図 4: コマンドストールの図





High‐Level Shim

High-Level Shim モジュールは HLS を使用して設計されており、 AXI4-Stream 方式の PSL インターフェイスをメモリアクセス方式の AXI4-Stream へ変換するために使用されます。

図 5 に、 High-Level Shim のブロック図を示します。

High-Level Shim の主な目的は、キャッシュラインサイズ (128 バイト ) より大容量のデータへアクセスできるようにサポートすることです。コマンドやデータの分割と再組み立て、タグ管理、およびアウトオブオーダデータや応答のリオーダリングなどを行います。タグ管理は主にタグの生成や再利用です。システムリセット信号がディアサートされると、 tagGen ブロックは 64 個のタグ (つまり PSL がサポートできる未処理コマンドの最大数) を生成し、それらを freeTags FIFO に格納します。その後、 tagCmd ブロックは freeTags FIFO からタグを取得して、発行される PSL コマンドに取得したタグを付けます。同時に、受信した応答タグが decodedResp ブロックでリオーダリングされて、 freeTags FIFO へプッシュされます。データと応答のリオーダリング機能は、 decodeResp ブロックおよび processWbuf ブロックで実行されます。 decodeResp ブロックでは、受信した応答信号を次のようにリオーダリングします。

1. 64 エントリテーブル内の受信した応答を有効な応答としてマークします。

2. issuedCmds FIFO の分類されたコマンドタグを使用して、有効な情報を取得します。

3. 有効な応答としてインデックス付けされたタグを、 tagGen ブロックで再利用されるように returnedTags へプッシュ、または受信したキャッシュラインをリオーダするために validRdHostRespTags FIFO へプッシュします。 processWbuf ブロックでも同様の方法でデータをリオーダします。

cmdDataBreakDown ブロックはコマンドやデータを分割します。 AXI コマンドを AFU 準拠コマンドに変換したり、コマンドをキャッシュラインのメモリ読み出し /書き込み PSL コマンド (Read_cl_na または Write_na) に分割したり、各書き込みコマンドにキャッシュラインサイズのデータを付けて、その結果をダウンストリームパイプラインステージへ渡したりします。 afuMemCmdWr バスと afuMemCmdRd バスは 96 ビットで、 32 ビットのオフセット情報と 64 ビットのバイトアドレスでの開始アドレス情報を伝搬します。 afuMemDataWr バスは 1024 ビット信号で、 1 サイクルでキャッシュライン全体をパイプラインへプッシュするために使用できます。データを含む各メモリの読み出し /書き込みコマンドの逆アセン


図 5: High‐Level Shim のブロック図





ブリが完了すると、生成された PSL コマンドの数とコマンドが読み出しまたは書き込みのいずれかを示すフラグが cmdBrkInfos ストリームで genAfuCmdResp モジュールに送信されます。

tagCmd ブロックは、分割されたキャッシュラインの読み出し /書き込みコマンドとデータを読み出して、受信したフリータグをこれらに加え、読み出し /書き込みコマンドを 1 つのコマンドストリーム taggedCmds に結合します。

registCmds ブロックは、 taggedCmds と taggedWrHostData ストリームを読み出して、 Low-Level Shim へコマンドを発行します。その後、発行したコマンドタグ順に issuedCmds ストリームへプッシュし、発行したコマンドを 64 エントリのローカルテーブルに格納します。ローカルテーブルの各エントリは、 5 つの要素を持つタプル <cmd、 address、 csize、 value> を含み、その 1024 ビット値フィールドは、ホストメモリの書き込みコマンドでのみ使用されます。ホストメモリの読み出しみ出しコマンドの場合、この値フィールドは空になります。このローカルテーブルは、エラー応答が errRespTags ストリームに到達した場合に、コマンドを再発行するために使用されます。エラー応答のタグを使用してテーブルにインデックスが作成され、発行されたコマンドを検索して再び発行できます。

decodeResp ブロックには 64 エントリのローカルテーブルが含まれます。ローカルテーブルの各エントリは、 2 つの要素を持つタプル <response code,、 valid> を含み、応答/コマンドタグでインデックスが作成されます。 Low-Level Shim から応答信号が受信されると、ローカルテーブルの対応するエントリが 1 に設定された有効なフィールドでアップデートされます。 issuedCmds ストリームからの発行済み PSL コマンドのタグを使用してローカルテーブルを検索し、有効なフィールドが設定されているかチェックします。設定されている場合は、 tagGen ブロックでタグが再利用されて応答が genAfuCmdResp ブロックに返されます。 genAfuCmdResp ブロックは、受信した応答数をカウントして、 cmdBrkInfo ストリームの PSL コマンド数と比較します。これらの値が一致した場合、ユーザーコマンドに対応する応答が 1 つ生成されて、 High-Level Shim の afuMemCmdResp インターフェイスに渡されます。一致するタグがある限り動作は継続され、複数のコマンドが発行されていると複数の応答が受信されます。

processWbuf ブロックは、 Low-Level Shim から返されたキャッシュラインデータを受信して、それらを 64 エントリのローカルテーブルに格納します。このデータは応答タグでインデックス付けされます。 validRdHostRespTags ストリームにタグが到達すると、 processWbuf ブロックが読み出して、テーブルのアクセスに使用し、データを取得します。取得したデータは、 High-Level Shim の afuMemDataRd インターフェイスに返されます。ここで留意すべき点は、 validRdRespTags ストリームのタグは、すでに正しい順序になっているため、 processWbuf ブロックから返されたデータの順序も整っています。

sAXI2mAXIS

図 6 に示す sAXI2mAXIs モジュールは、 AXI インターフェイスから受信した 5 つのストリームを読み込んで、それらを High-Level Shim で受け入れることができるメモリアクセスコマンドとデータストリームに変換します。wr_path ブロックは、 AXI インターフェイスから m_axi_WADDR ストリームと m_axi_WDATA ストリームを読み出して、バーストベースの m_axi_WADDR 信号をキャッシュラインの書き込みコマンド信号、 memWrCmd に変換します。また同時に m_axi_WDATA 信号で伝搬された 2 つの 64 バイトのハーフキャッシュラインを 1 つの 128 バイトキャッシュラインに結合して、 memWrData バスに送信します。発行されたキャッシュライン幅の書き込みコマンド数が memCmdWrCounters ストリームにプッシュされると、 resp_decoder ブロックがこれらの情報を用いて High-Level Shim から受信した応答信号をデコードし、 AXI マスター書き込み要求の対応する m_axi_BRESP 信号を生成します。同様に、AXI マスター読み出しコマンドは rdCmd_Path ブロックで処理されます。 m_axi_RADDR 信号のバースト数が rAddrLen ストリームにプッシュされると、 rdData_path がこれらの情報を使用して、 OpenCL カーネルまたは AXIS インターフェイスに接続されたユーザーロジックに m_axi_RLAST 信号を生成します。 rdCmd_path も各 m_axi_RADDR 要求に対して dataShift ビットを生成し、128 バイトを受信した rdData_Path ブロックはアドレスと整列するように左にシフトされた 64 バイトであることを示します。



インターフェイスの詳細


図 6 に、 sAXI2mAXIS のブロック図を示します。

mmio2axiLite

mmio2axiLite ブロックは、High-Level Shim モジュールの MMIO インターフェイス経由で伝送されたホスト mmio 要求を AXI Lite マスターインターフェイスに変換し、 OpenCL カーネルやその他のユーザー機能のレジスタを設定/取得するために使用します。このモジュールは Verilog で実装されています。変換は 1 対 1 で行われます。つまり、High-Level Shim の MMIO ストリームインターフェイスのアドレス、読み出し /書き込み制御、入力/出力データビットが AXI Lite 信号に直接変換されます。ただし例外として、ユーザーが CAPI を介して MMIO アドレス 8 に 1 を書き込む場合は特別な注意が必要で、この書き込み動作によって、 PSL 制御インターフェイスへ ah_jdone が発行されることになります。つまり、 AFU がタスクを完了し、アンロードの準備が整ったことをホストソフトウェアに知らせることになります。したがって、ホスト側のソフトウェアコードでは、アドレス 8 (PSL の解釈では MMIO アドレス 2) へ MMIO 書き込み 1 を実行した後、ホストコードは通常、 cxl_afu_free プロシージャを呼び出して AFU をアンロードします。


表 1 では、 CAPI AXI Shim のすべてのポートについて説明しています。 PSL ポートの詳細は、『AMBA AXI and ACE Protocol Specification』 [参照 1] を参照してください。 AXI 信号の説明は、『Coherent Accelerator Processor Interface User's Manual』 [参照 2] を参照してください。


図 6: sAXI2mAXIS のブロック図

表 1: CAPI AXI Shim のポート一覧

ポート名 I/O 幅説明

afu_clock 入力 1 High Level-Shim、 sAXI2mAXIS、 mmio2axiLite、および OpenCL カーネルの駆動に使

用されるクロック。

pwron_reset 入力 1 Low-Level Shim 用のアクティブ High リセット信号。

PSL ポート

ha_pclock 入力 1 すべての PSL ポートはこのクロックの立ち上がりエッジに同期。 Gen3 PSL の場合、

このクロックは 250MHz。





PSL コマンドインターフェイス

ah_cvalid 出力 1 インターフェイス上に有効なコマンドがあることを示す。この信号は、各コマンド

に対して 1 サイクル間アサートされる。

ah_ctag 出力 8 PSL コマンドの ID。 High-Level Shim で生成され、 PSL バッファーおよび応答イン

ターフェイスのアレイアドレスとして使用される。

ah_ctagpar 出力 1 ah_ctag 用の偶数パリティ。

ah_com 出力 13 コマンドのオペコードで、 PSL で実行される。

ah_compar 出力 1 ah_com 用の偶数パリティ。

ah_cabt 出力 3 PSL の変換オーダリングビヘイビア。

ah_cea 出力 64 コマンド用の有効なバイトアドレス。

ah_ceapar 出力 1 ah_cea 用の偶数パリティ。

ah_cch 出力 1 AFU 駆動の context モードで、 ah_cea を拡張するために使用するコンテキストハン

ドル。

ah_csize 出力 12 パーシャルラインコマンド用のバイト数。

ha_croom 入力 8 PSL が対応できるコマンド数。

PSL バッファーインターフェイス

ha_brvalid 入力 1 インターフェイス上に有効なデータ転送が存在する場合に、この信号がアサートさ

れる。

ha_brtag 入力 8 ホストメモリの書き込み要求の ID。

ha_brtagpar 入力 1 ha_brtag 用の偶数パリティ。

ah_brad 出力 4 ホストメモリへ書き込まれるデータのハーフラインインデックス。

ah_brdata 出力 512 ホストメモリへのデータ。

ah_brpar 出力 8 ah_brdata 用の偶数パリティ。

ha_bwvalid 入力 1 インターフェイス上に有効なデータ転送が存在する場合に、この信号がアサートさ

れる。

ha_bwtag 入力 8 ホストメモリの読み出し要求の ID。

ha_bwtagpar 入力 1 bwtag 用の偶数パリティ。

ha_bwad 入力 6 ホストメモリから読み出されるデータのハーフラインインデックス。

ha_bwdata 入力 512 ホストメモリから読み出されるデータ。

ha_bwpar 入力 8 ha_bwdata 用の偶数パリティ。

PSL 応答インターフェイス

ha_rvalid 入力 1 インターフェイス上に有効な応答信号が存在する場合に、この信号がアサートされる。

ha_rtag 入力 8 要求の ID。

ha_rtagpar 入力 1 ha_rtag 用の偶数パリティ。

ha_response 入力 8 応答コード。

ha_rcredits 入力 9 クレジットの 2 の補数値。

ha_rcachestate 入力 2 キャッシュステートが与えられる。

ha_rcachepos 入力 13 PSL で生成されたキャッシュ位置識別子。

PSL MMIO インターフェイス

ha_mmval 入力 1 インターフェイス上に MMIO 転送が存在する場合に、この信号がアサートされる。

ha_mmcfg 入力 1 MMIO は AFU 記述子空間アクセスを表す。

ha_mmrnw 入力 1 1 = 読み出し、 0 = 書き込み

表 1: CAPI AXI Shim のポート一覧 (続き)






ha_mmdw 入力 1 1 = ダブルワード (64 ビット )

0 = ワード (32 ビット )

ha_mmad 入力 24 MMIO ワードアドレス。

ha_mmadpar 入力 1 ha_mmad 用の偶数パリティ。

ha_mmdata 入力 64 ホストが書き込むデータ。

ha_mmdatapar 入力 1 ha_mmdata 用の偶数パリティ。

ah_mmack 出力 1 ホストの書き込み動作が完了し、読み出しデータが有効であることを通知するため

に、この信号は 1 サイクル間アサートされる必要がある。

ah_mmdata 出力 64 読み出しデータ。

ah_mmdatapar 出力 1 ah_mmdata 用の偶数パリティ。

PSL 制御インターフェイス

ha_jval 入力 1 有効なジョブ制御コマンドがある場合に、この信号がアサートされます。

ha_jcom 入力 8 ジョブ制御コマンドのオペコード。

ha_jcompar 入力 1 ha_jcom 用の偶数パリティ。

ha_jea 入力 64 保存/回復アドレス、スヌープアドレス、 Ipc 読み出し /書き込みアドレス、タイム

ベース情報、 llcmd 情報、または asb event infol。

ha_jeapar 入力 1 ha_jea 用の偶数パリティ。

ah_jrunning 出力 1 アクセラレータが動作していることを示す。

ah_jdone 出力 1 アクセラレータの動作が終了すると、この信号が 1 サイクル間アサートされる。

ah_jcack 出力 1 LLCMD 通知に関連するプロセスを承認する場合に 1 サイクル間アサートされる。

ah_jerror 出力 64アクセラレータエラーコード。 0 = エラーなし。 0 以外の場合、 AFU_ERR_An レジ

スタにデータがキャプチャされ、 PSL_DSISR_An [AE] がセットされて割り込みが生

じる。

ah_jyield 出力 1 PSL にストップコマンドを発行させるために AFU が有効になる場合、この信号が 1 サイクル間アサートされる。

ah_tbreq 出力 1 この信号が 1 サイクル間アサートされると、現在のタイムベース値でタイムベース

の制御コマンドを送信するように PSL へ要求する。

ah_paren 出力 1 この信号がアサートされると、アクセラレータがさまざまなインターフェイスバス

上でのパリティ生成をサポートする。

AXI4 ポート

kernel_reset_n 出力 1Low-Level Shim が生成するアクティブ Low のリセット信号で、 High-Level Shim、

sAXI2mAXIS、 mmio2axiLite、および HLS/OpenCL カーネルをリセットする場合に使

用される。

書き込みアドレスチャネル信号

m_axi_gmem_AWVALID 入力 1 書き込みアドレスが有効であることを示す信号。

m_axi_gmem_AWREADY 出力 1 書き込みアドレスが使用可能状態であることを示す信号。

m_axi_gmem_AWADDR 入力 64 書き込みアドレス、仮想ホストメモリアドレス。

m_axi_gmem_AWID 入力 1 書き込みアドレス ID。

m_axi_gmem_AWLEN 入力 8 バースト長。そのアドレスに関連するデータ転送の数を決定する。

m_axi_gmem_AWSIZE 入力 3 バーストサイズ。この信号は、バースト中の各転送サイズを示す。

m_axi_gmem_AWBURST 入力 2 バーストタイプ。バースト内で各転送のアドレスがどのように計算されるかを決定

する。

m_axi_gmem_AWLOCK 入力 2 ロックタイプ。

m_axi_gmem_AWCACHE 入力 4 メモリタイプ。







m_axi_gmem_AWPROT 入力 3 プロテクションタイプ。

m_axi_gmem_AWQOS 入力 4 QoS (Quality of Service)。

m_axi_gmem_AWREGION 入力 4 リージョン識別子。

m_axi_gmem_AWUSER 入力 1 ユーザー信号。

書き込みデータチャネル信号

m_axi_gmem_WVALID 入力 1 書き込みデータが有効であることを示す信号。

m_axi_gmem_WREADY 出力 1 書き込みデータが使用可能状態であることを示す信号。

m_axi_gmem_WDATA 入力 512 書き込みデータ。

m_axi_gmem_WSTRB 入力 64 書き込みストローブ。有効なデータをホールドしているバイトレーンを示す。

m_axi_gmem_WLAST 入力 1 書き込み動作の最後を示す信号で、ホストメモリの書き込みバーストの最後の転送

を示す。

m_axi_gmem_WID 入力 1 書き込み ID。

m_axi_gmem_WUSER 入力 1 ユーザー信号。

読み出しアドレスチャネル信号

m_axi_gmem_ARVALID 入力 1 読み出しアドレスが有効であることを示す信号。

m_axi_gmem_ARREADY 出力 1 読み出しアドレスが使用可能状態であることを示す信号。

m_axi_gmem_ARADDR 入力 64 読み出しみアドレス、仮想ホストメモリアドレス。

m_axi_gmem_ARID 入力 1 読み出しアドレス ID。

m_axi_gmem_ARLEN 入力 8 バースト長。ホストメモリの読み出しバーストの転送数を決定する。

m_axi_gmem_ARSIZE 入力 3 バーストサイズ。

m_axi_gmem_ARBURST 入力 2 バーストタイプ。

m_axi_gmem_ARLOCK 入力 2 ロックタイプ。

m_axi_gmem_ARCACHE 入力 4 メモリタイプ。

m_axi_gmem_ARPROT 入力 3 プロテクションタイプ。

m_axi_gmem_ARQOS 入力 4 QoS (Quality of Service)。

m_axi_gmem_ARREGION 入力 4 リージョン識別子。

m_axi_gmem_ARUSER 入力 1 ユーザー信号。

読み出しデータチャネル信号

m_axi_gmem_RVALID 出力 1 読み出しデータが有効であることを示す信号。

m_axi_gmem_RREADY 入力 1 読み出しデータが使用可能状態であることを示す信号。

m_axi_gmem_RDATA 出力 512 ホストメモリから読み出されるデータ。

m_axi_gmem_RLAST 出力 1 読み出しの最後を示す信号。

m_axi_gmem_RID 出力 1 読み出し ID。

m_axi_gmem_RUSER 出力 1 ユーザー信号。

m_axi_gmem_RRESP 出力 2 読み出し応答。読み出し転送のステータスを示す。

書き込み応答チャネル信号

m_axi_gmem_BVALID 出力 1 書き込み応答が有効であることを示す信号。

m_axi_gmem_BREADY 入力 1 書き込み応答が使用可能状態であることを示す信号。

m_axi_gmem_BRESP 出力 2 書き込み応答。

m_axi_gmem_BID 出力 1 応答 ID。

m_axi_gmem_BUSER 出力 1 ユーザー信号。





リファレンスデザイン



注記: リファレンスデザインには、 Memcopy アクセラレータファンクションユニット (AFU) も含まれています。

リファレンスデザインには、図 2 にリストされているすべてのモジュールが含まれています。 IBM PSL は、配線済みのネットリストファイル (b_routed_design_adv7gen3.dcp) であり、アクセラレータは、ホストメモリのある部分から別の部分へ 1,024 バイトデータをコピーするアクセラレータファンクションユニット (AFU) です。このリファレンスデザインのホストコードは、ソースホストメモリとデスティネーションホストメモリを割り当て、ソースメモリのコンテンツを実行し、デスティネーションメモリでその結果を検証します。

AFU は C プログラミング言語で実装され Vivado HLS ツールでコンパイルされた後に、データ転送用の AXI-Full インターフェイスと制御レジスタの読み出し /書き込み動作用の AXI-Lite インターフェイスを備えた Verilog/VHDL モジュールを生成しています。 AFU の C コードは次のとおりです。

#include <string.h>#include "ap_int.h"void opencldesign_wrapper(ap_uint<512> *a, ap_uint<512> *output){#pragma HLS INTERFACE m_axi port=a offset=slave bundle=gmem#pragma HLS INTERFACE m_axi port=output offset=slave bundle=gmem#pragma HLS INTERFACE s_axilite port=a bundle=control#pragma HLS INTERFACE s_axilite port=output bundle=control#pragma HLS INTERFACE s_axilite port=return bundle=control

ap_uint<512> bufa[16];

memcpy(bufa, (ap_uint<512> *) a, 16*64); memcpy((ap_uint<512> *) output, bufa, 16*64); return;}

AXI4‐Lite のポート

s_axi_control_AWVALID 出力 1 書き込みアドレスが有効であることを示す信号。

s_axi_control_AWREADY 入力 1 書き込みアドレスが使用可能状態であることを示す信号。

s_axi_control_AWADDR 出力 17 書き込みアドレス、 MMIO アドレス。

s_axi_control_WVALID 出力 1 書き込みデータが有効であることを示す信号。

s_axi_control_WREADY 入力 1 書き込みデータが使用可能状態であることを示す信号。

s_axi_control_WDATA 出力 32 書き込みデータ、アクセラレータ内のレジスタに書き込まれるデータ。

s_axi_control_WSTRB 出力 4 書き込みストローブ。

s_axi_control_ARVALID 出力 1 読み出しアドレスが有効であることを示す信号。

s_axi_control_ARREADY 入力 1 読み出しアドレスが使用可能状態であることを示す信号。

s_axi_control_ARADDR 出力 17 読み出しデータ、アクセラレータ内のレジスタの MMIO アドレス。

s_axi_control_RVALID 入力 1 読み出しデータが有効であることを示す信号。

s_axi_control_RREADY 出力 1 読み出しデータが使用可能状態であることを示す信号。

s_axi_control_RDATA 入力 32 読み出しデータ。

s_axi_control_RESP 入力 2 読み出し応答で、 MMIO 読み出し動作が完了したことを示す。

s_axi_control_BVALID 入力 1 書き込み応答が有効であることを示す信号。

s_axi_control_BREADY 出力 1 書き込み応答が使用可能状態であることを示す信号。

s_axi_control_BRESP 入力 2 書き込み応答。





リファレンスデザインの実行


このアプリケーションノートの「リファレンスデザイン」は、ザイリンクスのウェブサイトからダウンロードできます。

デザインファイルの階層

図 7 に、最上位フォルダー (ibm_capi) の下のディレクトリ構造を示します。


必要なハードウェアとソフトウェア

• Alpha Data 社製の高性能で再コンフィギュレーション可能な演算カード ADM-PCIE-7V3 [参照 3]。このカードは、Virtex-7 XC7VX690T-2FFG1157C FPGA をベースとしています。

• IBM 社の POWER8 プロセッサ搭載「IBM Power Systems」サーバー

° システムコンフィギュレーション: モデル 8247-21L

° オペレーティングシステム: Ubuntu 15.04

• Windows 7 または Linux Red Hat 5.1 を使用する X86 ベースコンピュータ。 X86 ベースのコンピュータを使用して、Vivado Design Suite および Vivado HLS ツールで FPGA コンフィギュレーションファイルを構築します。 Windows または Linux OS はこれらより新しいバージョンでも問題ありません。

• ザイリンクスのプラットフォームケーブル USB II (製品番号 HW-USB-II-G)。 X86 コンピュータを ADM-PCIE-7V3 へ接続し、 FPGA をプログラムする際に必要です ( 『プラットフォームケーブル USB II データシート』 (DS593) [参照 4] 参照)。

必要なソフトウェア

X86 コンピュータには次のソフトウェアが必要です。

• Vivado Design Suite 2015.4

• 「リファレンスデザイン」


図 7:ディレクトリ構造

b_route_design_adv7gen3.dcp





ADM‐PCIE‐7V3 カードのインストール

重要: 製造メーカーの推奨事項に従って、 ADM-PCIE-7V3 カードを正しく実装し、電源要件と適切な冷却方法を適用してください。詳細は、『Alpha Data ADM-PCIE-7V3 User Manual』 [参照 3] を参照してください。

1. ADM-PCIE-7V3 カードの裏面にある DIP スイッチ SW1 を確認し、図 8 に示すように設定します。

2. ADM-PCIE-7V3 カードを 8247-21L POWER8 サーバーのスロット P1-C7 に取り付けます。

注記: スロット P1-C7 と P1-C6 は CAPI 対応です。

X86 コンピュータのセットアップ

1. コンピュータにインストールされていない場合:

a. Linux をインストールします。

b. Vivado Design Suite バージョン 2015.4 (Vivado HLS ツールを含む) をホストコンピュータにインストールします。

重要: vivado および vivado_hls コマンドを含むフォルダーを PATH 環境変数の設定に含めてください。

デザインの構築

1. リファレンスデザインファイルを X86 コンピュータと POWER8 サーバーのクリーンなディレクトリに解凍します。

2. X86 コンピュータ上で、インストールディレクトリから次のディレクトリへ移動します。ibm_capi/afus/memcpy_sdaccel/scripts

3. コマンドラインで「source ./make_hw.sh」と入力します。

source ./make_hw.sh は、Vivado Design Suite を実行して、CAPI AXI shim と memcpy AFU を含むプロジェクトを開き IP コアの合成を開始します。


図 8: ADM‐PCIE‐7V3 カードの SW1 の設定

2 3 41

On

Off

Pin

1






4. IP コアが合成された後、図 9 に示すように Tcl コンソールに「source ../scripts/synImpDesign.tcl」と入力します。

5. Vivado Design Suite を終了します。図 10 に示すように、プロジェクトの保存を問うウィンドウでは、 [Don't Save] をクリックします。

6. ibm_capi/afus/memcpy_sdaccel/scripts へ移動します。

7. 「vivado -mode batch -source write_bitstream.tcl」と入力して、 ibm_capi/afus/memcpy_sdaccel ディレクトリに psl_fpga_flash.bin というコンフィギュレーションファイルを生成します。


図 9: TCL コンソール


図 10: プロジェクトは保存しない

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フラッシュメモリに初期 CAPI デザインをプログラム

注記: このタスクの実行は一度のみにします。

1. 図 11 に示すように、 X86 コンピュータ、プラットフォームケーブル USB II、 ADM-PCIE-7V3 を接続します。

2. X86 コンピュータで Vivado Design Suite を駆動します。

3. [Open Hardware Manager] をダブルクリックします。

4. ポップアップウィンドウで、 [Open target] → [Auto Connect] をクリックします。

5. 図 12 に示すように xc7690t_0 デバイスを右クリックして、 [Add Configuration Memory Device] をクリックします。


図 11: JTAG プログラミング接続


図 12: [Add Configuration Memory Device] の選択

Wally





6. 図 13 に示すように、 [Add Configuration Memory Device] ウィンドウで、デバイスのエリアス名「28F00AG18F」を検索します。 [OK] をクリックします。

7. [Program Configuration Memory Device] ウィンドウで [Configuration file] に「ibm_capi/tools/psl_fpga.mcs」と入力します (図 14)。 [OK ] をクリックして、コンフィギュレーションプロセスを開始します。

8. コンフィギュレーションプロセス完了後、 POWER8 サーバーをパワーサイクル (一度電源を切断して、再び電源を投入する ) して、 .bin ファイルを受信するために ADM-PCIE-7V3 カードを有効にします。


図 13: コンフィギュレーションメモリの選択


図 14: コンフィギュレーションファイルの選択

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まとめ


AXI4 to CAPI アダプターを実行

1. ルートユーザーとして POWER8 サーバーにログインします。

重要: LD_LIBRARY_PATH 環境変数に ibm_capi/lib/libcxl-master パスが含まれていることを確認します。

2. X86 コンピュータから、コンフィギュレーションファイル psl_fpga_flash.bin をディレクトリ ibm_capi/tools の POWER8 サーバーにコピーします。

3. POWER8 サーバーで ./capi_flash_xilinx_ad.sh psl_fpga_flash.bin を実行します。

この動作では、まず最初に psl_fpga_flash.bin の FPGA コンフィギュレーションファイル (ビットファイルとも言う ) を ADM-PCIE-7V3 カードへ転送し、その後に FPGA をリセットします。 FPGA カードがリセットされた後、フラッシュメモリ内の新しい FPGA コンフィギュレーションファイルが FPGA コンフィギュレーションメモリにロードされ、 FPGA はそのコンフィギュレーションメモリに基づいて動作を開始します。

4. ibm_capi/lib/libcxl-master ディレクトリに移動します。

5. 「make」と入力します。 make コマンドは、 POWER8 サーバーの X86 アプリケーションで使用されるライブラリを構築します。

6. ibm_capi/afus/memcpy_sdaccel/sw/native へ移動します。

7. 実行可能なアプリケーションを作成します。

a. 次を実行します。 cp Makefile_POWER8 Makefilemake

a. 「./capi_memcpy」と入力します。

正しい出力は図 15 のようになります。

まとめ

このアプリケーションノートでは、 AMBA AXI4 to CAPI アダプターリファレンスデザインの設計およびインプリメンテーションについて説明しました。このアダプターを使用することで、既存の IP コアを別の方法で利用できるようにしたり、 C または OpenCL などの高水準言語でハードウェア機能を実装して、 CAPI ベースハイブリッドシステムの開発時間を短縮します。ここでは、アダプターの使用法を示すために memcpy サンプルデザインを提供しています。


図 15:実行可能なアプリケーションの出力

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注記: このリファレンスデザインには、 Memcopy AFU (アクセラレータファンクションユニット ) も含まれています。

このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。表 2 に、リファレンスデザインの詳細を示します。

表 2: リファレンスデザインの詳細

パラメーター説明

全般

開発者 Lisa Liu、 Mark Paluszkiewicz

ターゲットデバイス Virtex-7 XC7VX690T-2FFG1157C FPGA

ソースコードの提供あり

ソースコードの形式 HDL および C

既存のザイリンクスアプリケーションノート / リファレンスデザイン、またはサードパーティからデザインへのコード /IP コアの使用

なし。デザインは Vivado Design Suite の IP カテゴリーから標準ザイリンクス IP コアを使用。

シミュレーション

論理シミュレーションの実施なし

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレーションでのテストベンチの利用

N/A

テストベンチの形式 N/A

使用したシミュレータ /バージョン N/A

SPICE/IBIS シミュレーションの実施なし

インプリメンテーション

使用した合成ツール/バージョン Vivado Design Suite 2015.4

使用したインプリメンテーションツール/バージョン Vivado Design Suite 2015.4

スタティックタイミング解析の実施 Vivado Design Suite 2015.4

ハードウェア検証

ハードウェア検証の実施あり

使用したハードウェアプラットフォーム Alpha Data 社製 ADM-PCIE-7V3 高性能で再コンフィギュレーション可能な演算カード




参考資料


参考資料

1. 『AMBA AXI and ACE Protocol Specification』https://developer.arm.com/products/architecture/amba-protocol/amba-4

2. 『Coherent Accelerator Processor Interface User’s Manual Xilinx Edition』http://www.alpha-data.com/pdfs/capi-ref-design-user-guide.pdf

3. 『Alpha Data ADM-PCIE-7V3 high-performance reconfigurable computing card』http://www.alpha-data.com/dcp/products.php?product=adm-pcie-7v3

4. 『Platform Cable USB II データシート』 (DS593)

改訂履歴

次の表に、この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開

示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される

法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリ

ンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用

を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の

場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結

果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を

含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性につい

て助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情

報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社

は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うことと

なるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿

または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、

または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような

重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機

能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前

に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクは

すべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それぞれの保有者に帰属

します。

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ません。あらかじめご了承ください。

日付バージョン内容

2016 年 8 月 8 日 1.0 初版

https://japan.xilinx.com/legal.htm#tos



mailto:[email protected]

https://developer.arm.com/products/architecture/amba-protocol/amba-4

http://www.alpha-data.com/pdfs/capi-ref-design-user-guide.pdf

http://www.alpha-data.com/dcp/products.php?product=adm-pcie-7v3

http://japan.xilinx.com/support/documentation/data_sheets/ds593.pdf



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