20150223 Technol Waszych IC · 2015-09-01 · Podstawy Mikroelektroniki - materia ... Accessibility...

1

Podstawy Mikroelektronikidr hab. inż Piotr Płotka

pok. 301tel. 347-1634e-mail: [email protected]

konsultacje:środa 11:15 – 12:00piątek 13:15 – 14:00

Podstawy Mikroelektroniki - materiały pomocnicze:

Mikroelektronika

eti.pg.edu.pl

O Wydziale Katedry

Katedra Systemów Mikroelektronicznych

Dydaktyka Przedmioty

2

Literatura:B. Razavi, "Fundamentals of Microelectronics", Wiley, 2006H. Veendrick, "Nanometer CMOS ICs: from Basics to ASICs", Springer, 2008R. Jacob Baker, "CMOS: Circuit Design, Layout, and Simulation", Wiley, 2008,- rysunki, przykłady, modele Spice i Cadence: http://cmosedu.com/cmos1/book.htm

Literatura dodatkowa:A.S. Sedra, K.C. Smith, "Microelectronic Circuits", Oxford, 2007J.C. Whitaker, "Microelectronics", 2nd. ed., CRC Press 2006B. El-Kareh, "Silicon Devices and Process Integration. Deep Submicron and Nano-

Scale Technologies", Springer 2009N. Collaert, "CMOS Nanoelectronics: Innovative Devices, Architectures, and

Applications", Pan Stanford Publ. 2012G. Cerofolini, "Nanoscale Devices. Fabrication, Functionalization, and

Accessibility from the Macroscopic World", Springer 2009A. Korkin, F. Rosei, "Nanoelectronics and Photonics. From Atoms to Materials,

Devices, and Architectures", Springer 2008

Technologia Waszych Układów Scalonych CMOS?

4

3

Zamiast składać systemy z wielu typowych układów lub programować programowalne tablice bramek FPGA (Field ProgramableGate Arrays) inżynier elektronik projektuje

specjalizowane układy scalone. (ASICs – Application Specific Integrated

Circuits)

I będzie to robił coraz częściej.

5

6Największe firmy półprzewodnikowe w 2010 r.

"Analysis: Memory, foundries gain in 1H10 chip ranks", Solid State Technology, Aug. 2, 2010

(wartość sprzedaży w milionach US$)

- foundry – firmy produkujące wyroby zaprojektowane i sprzedawane przez inne (fabless)

- fabless – firmy projektujące i sprzedające wyroby, nie mają własnych fabryk, wytwarzanie zlecają innym (foundry)

4

7Fabless – Foundry Industry.

W 2011 r. łączne dochody półprzewodnikowych firm "fabless" i "foundry" przekroczyły łączne dochody firm projektujących i wytwarzających swoje wyroby, w tym procesory i pamięci.

Najwięcej tranzystorów, ponad 109, miał układ zaprojektowany w firmie "fabless" i wykonany w firmie "foundry".

8Foundry Industry.

Worldwide pure-play semiconductor foundry revenue forecast. Source - IHS iSuppli Research, April 2012

5

9Foundry Industry.

FablessIndustry.

10

6

11Fabless – Foundry Industry.

Pete SingerSolid State Technology, May 2012

12Fabless – FoundryIndustry.

Pete SingerSolid State Technology, May 2012

7

Style projektowania układów scalonych CMOS

Specjalizowane układy scalone (ASICs)

Standardowe układy scalone

Całkowiciespecjalizowane

Pół -specjalizowane

Standardowekomórki

Tablice i zbiorybramek

Logikiprogramowalne

FPGApołączenia międzybramkami programowane po wytworzeniu

CPLD – złożoneprogramowalne

przyrządy logiczne

13




ASIC – Application Specific Integrated Circuit

Wszystkie elementy i warstwy układu projektowane przez zamawiającego. Daje to wiele możliwości, ale wymaga olbrzymiego wysiłku projektowego. Duże ryzyko niepowodzenia

ASIC_full_custom

14

8




Standardowekomórki


ASIC_std_cell

Wykorzystuje się biblioteki wzorów masek i opisów elektrycznych dla rozmieszczenia standardowych komórek (standard cell) lub podukładów na płytce krzemu. Możliwe różne stopnie złożoności podukładów.

15

ASIC_gate_array



Tablicebramek


Wykorzystują prefabrykowane tablice bramek (gate arrays) rozmieszczone na płytce krzemowej. Projektuje się połączenia elektryczne – warstwy metalizacji

16

9

FPGA

Logikiprogramowalne

FPGApołączenia międzybramkami programowane po wytworzeniu


FPGA (Field Programable Gate Arrays) wykorzystują prefabrykowane tablice bramek rozmieszczone na płytce krzemowej łącznie z wielu krzyżującymi się liniami metalizacji. Bramki są łączone z tymi liniami przez uruchomienie specjalnych programów. Na przykład poprzez włączenie bramek transmisyjnych, czyli pełniących rolę zwór. Coraz częściej używane są układy reprogramowalne.

17

FPGA w porównaniu z ASIC

• Tańsze w małych seriach i/lub przy niewielkich ilościach bramek.

• Łatwe i szybkie projektowanie i poprawianie.

• Szybsze.

• Dużo mniejszy pobór mocy.

• Wymagają pracochłonnego projektowania przez wysoko kwalifikowanych inżynierów, przy użyciu drogiego oprogramowania.

• Opłacalne w dużych seriach przy dużych ilościach bramek.

FPGA ASIC

18

10

Średnia Liczba Bramek w Specjalizowanych Układach Scalonych (ASIC)

Licz

ba b

ram

ek (m

iliony

)

Pamięć

Logika

• Przy odpowiednio dużej ilości bramek stosowanie specjalizowanych układów scalonych (ASIC) jest tańsze niż programowalnych tablic bramek (FPGA).

• Pobór mocy może być 10 razy mniejszy.

Rok produkcji

19

R. Kumar, Fabless Semiconductor Implementation, McGraw-Hill, 2008

20Development activities at a fabless IC company

ES - Engineering SampleQS - Qualifiable Samples, Customer Samples or Shippable SamplesRTL - Register Transfer LevelNL – NetlistGDSII - Graphic Data System II, photomask description formatIP - intellectual property block

QSES

11


21Typical ASIC development time diagram at a fabless IC company

Źródło: Texas Instruments

22Schemat blokowy systemu Bluetooth zrealizowanego z komórek standardowych

SoC – System on Chip

12


23Powiązania firmy „fabless” z innymi przy wytwarzaniu produktu


24Firma „fabless” może zlecić fizyczny projekt lub nadzór wyspecjalizowanej firmie

FABLESS Schemat ideowy

Gotoweczęśći

13


25

Typowe etapy projektowania systemu w

chipie (SoC)


26Przykładowy podział bloków telefonu komórkowego na układy scalone

14

27Many designs on one wafer

R. Kumar, FablessSemiconductor Implementation, McGraw-Hill, 2008

Photograph of an MPW wafer along with an enlarged image of one reticlecontaining approximately 40 designs. (Source: MOSIS)

Plot of nine different designs assembled as one MPW reticle. (Source: EuroPractice)

28

Przykładowe koszty opracowania ASIC w technologii 180 nm

(w 2007 r.)

R. Kumar, FablessSemiconductor Implementation, McGraw-Hill, 2008

15

29Przykładowe układy scalone wyprodukowane z użyciem celowo wprowadzanych naprężeń sieci krystalicznej krzemu dla zwiększenia ruchliwości (szybkości przelotu)

dziur i elektronów

D.M. Fleetwood et al., Defects in Microelectronic Materials and Devices, CRC Press 2008

Technology Node [nm] – rozmiar charakterystyczny, połowa sumy szerokości najwęższego paska i najwęższej przerwy we wzorze na powierzchni półprzewodnika, w danej technologii.

INTEL 2010 r.Procesory firm Intel i AMD

30Przykładowy procesor firmy INTEL z tranzystorami „tri-gate” (FinFET)

2013: Procesor Core i7-4770K (Haswell)z tranzystorami CMOS tri-gate(FinFET) wykonanymi w technologii o rozmiarze charakterystycznym 22 nm.

electrode

Gate high-kdielectric

source: M. Bohr, K. Mistry, Intel’s Revolutionary 22 nm Transistor Technology, May, 2011

Sept. 2013:Intel – 14-nm BroadwellProcessor Consuming 30% Less Power Than 22nm Haswell

source: Intel, 2013

Oct. 07 2013:TSMC – 16-nm FinFETtechnology to be presentedin December at IEDM

16

Nagrody Nobla za odkrycia i wynalazki związane z przyrządami - 1/2

31

Willard S. Boyle, George E. Smith - za wynalezienie –sensora CCD

Charles K. Kao – za włókna optyczne do przesyłania światła na duże odległości

2009

Andre Geim, Konstantin Novoselov – zadoświadczenia nad dwuwymiarowym grafenem

2010

Isamu Akasaki, Hiroshi Amano i Shuji Nakamura- za sprawne diody świecące niebieskim światłem, co pozwoliło wytworzyć jasne i energooszczędne źródła światła

2014

??

W. B. Shockley, J. Bardeen, W. H. Brattain -za badania nad półprzewodnikami i odkrycietranzystora

1956

C. H. Townes, N. G. Basov, A. M. Prokhorov- za badania, które doprowadziły do laserówi maserów

1964

J. Bardeen, L. N. Cooper, R. Schrieffer - zateorię zjawiska nadprzewodnictwa (teorięBCS)

1972

B. D. Josephson - za teoriętunelowania w złączunadprzewodników

I. Giaever - za doświadczenianad tunelowaniem w nadprzewodnikach

Leo Esaki - za doświadczalne okryciadotyczące tunelowania w półprzewodnikach

1973

K. von Klitzing - za kwantowe zjawisko Halla1985

J. G. Bednorz, K. A. Müller - za odkryciewysokotemperaturowego nadprzewodnictwaw materiałach ceramicznyc

1987

R. B. Laughlin, H. L. Störmer, D. C. Tsui - zaodkrycie cieczy kwantowej ze wzbudzeniamio ładunkach ułamkowych - ułamkowekwantowe zjawisko Halla

1998

Jack S. Kilby - za wkład w wynalezienie układuscalonego

H. Kroemer - za opracowanietranzystora heterozłączowego

Z. I. Alferov - za opracowanie heterostrukturpółprzewodnikowych dla optoelektroniki

2000

A. J. Heeger, A. G. MacDiarmid, H. Shirakawa - za odkrycie i rozwijaniepolimerów przewodzących

2000

A. Fert, P. Grünberg- za odkrycie zjawiskagigantycznego magnetooporu

2007

Nagrody Nobla za odkrycia i wynalazki związane z przyrządami – 2/2

32

17

33

V.F. Pavlidis, E.G. Friedman, "Three-dimensional Integrated Circuit Design", MK 2008

Historia rozwoju przyrządów i głównych rodzin cyfrowych układów scalonych

34

International Technology Roadmap for Semiconductors, ITRS 2013 Edition

Klasyfikacja nowych przyrządów dla technologii informacyjnych

18

Układy Scalone Wynalezione przez

Jacka Kilby1958r. - Texas Instruments

• Elementy wykonane w pojedynczej płytce Ge,• trawionej na wskroś dla izolacji elementów;• drutowe połączenia między elementami

Strona z notatnika J.S. Kilby ukazująca generator z przesuwnikiem fazy wykonany z płytki Ge metodą dyfuzji.

Strona z notatnika J.S. Kilby ukazująca przerzutnik wykonany z płytki Ge metodą dyfuzji.

J.S. Kilby, IEEE Trans. Electron Dev., v.23, s.648, 1976

35

Pierwszy układ scalony na germaniewykonany przez J. Kilby

w Texas Instruments - 1958

Wczesne układy scalone – Texas Instruments

“A Solid State of Progress,” Fairchild Camera and Instrument Corporation, 1979,G.E.Moore, Proc. IEEE, v.86,s.53-62, 1998

Pierwszy planarny krzemowy układ scalony wykonany techniką planarną. Przerzutnik z aluminiową metalizacją, Fairchild, 1961 –pomysł Roberta Noyce, 1958

36

19

37Przykładowy inwerter CMOS z tranzystorami o długości kanałów 50 nm

VDD = 1,2 V

MN

MP

Vwy

Vwe

IDp

IDn

nMOS w CMOS _1

MN

IDN

MN

MP

VDD > 0 V

Vwy

Vwe

Idealny tranzystor nMOS w inwerterze CMOS

Prąd drenu ID idealnego tranzystora nMOS w funkcji napięcia dren-źródło VDS (charakterystyki wyjściowe). Napięcie progowe VTn=1,0 V.

38

Obszar nasycenia

Obsz

ar

linio

wy (tri

odow

y)

VGS < VTnodcięcieID ≈ 0

20

Prosty model charakterystyk tranzystora MOS – tranzystor MOS z kanałem typu n wzbogacanym

VGS > VTn

VDS > VGS – VTn > 0 V

• W zakresie nasycenia, gdy

Obszar nasycenia

Obsz

ar

linio

wy (tri

odow

y) Charakterystyka idealnego MOSFETa, VTn = 1,0 V

( )2

2TnGS

nDVVI −

⋅= β

VGS > VTn

0 V < VDS < VGS - VTn

• W triodowym, gdy

( ) ⎥⎦

⎤⎢⎣

⎡−⋅−⋅=

2

2DS

DSTnGSnDVVVVI βS

G

D

VGS < VTnodcięcieID ≈ 0

ox

SiOox t

C 02εε=

39

LWCoxnn μβ =

gdzie: VTn – napięcie progowe nMOS,

Cox – pojemność bramki na jednostkę powierzchni,L, W – długość i szerokość kanału,µn - ruchliwość elektronów

IDn

Tranzystor pMOS w inwerterze CMOS

MN

MP

VDD > 0 V

Vwy

Vwe

MP

IDp

40

obszar nasycenia: VGS < VTp , VDS < VGS – VTp < 0 V

obszar triodowy: VGS < VTp , 0 V > VDS > VGS - VTp

( ) ⎥⎦

⎤⎢⎣

⎡−⋅−⋅−=

2

2DS

DSTpGSpDpVVVVI β

obszar odcięcia: VGS >= VTp 0≈DpI

µp = µn/3 - dlatego |ID| ok. 3 razy mniejszy dla pMOS niż dla nMOSprzy jednakowych |VGS – VTn(p)|

S

G

D

ID

IDp < 0 VTp < 0

( )2

2TpGS

pDp

VVI

−⋅−= β

LWCoxpp μβ =

21

Przełączanie inwertera CMOS

Przy skoku Vwe od 0 V do VDD tranzystor Mpszybko jest zatykany. Pojemność obciążenia CLjest rozładowywana od Vwy = VDD do 0 V przez Mn.

przełączanie_nMOS_w_CMOS

VDD

0Mn

Mp

VDD > 0 V

Vwy

Vwe

CL

41

Przełączanie inwertera CMOS

Przy skoku Vwe od 0 V do VDD tranzystor Mpszybko jest zatykany. Pojemność obciążenia CLjest rozładowywana od Vwy = VDD do 0 V przez Mn.

( )2*

2 TNDDoxnwy

L VVL

WCdt

dVC −⋅⋅−=

μ

przełączanie_nMOS_w_CMOS - 2

Rozpatrzmy na razie pracę Mn w zakresie nasycenia, przy Vwy > VDD – VTN

Pojemność CL jest rozładowywana prądem drenu tranzystora Mn

Konstruktorom zależy często na zwiększaniu częstotliwości pracy układu, czyli zwiększaniu dVwy/dt. Zależność powyższa wskazuje, że w tym celu należy zmniejszać L.

Należy też pamiętać, że czas przełączania Mn nie może być krótszy niż czas przelotu elektronów ze źródła do drenu. To też wymaga skracania L dla skracania czasu przełączania.

Zmniejszenie długości kanału L nazywamy „skalowaniem tranzystora”.

VDD

0Mn Vwy

Vwe

CL

42

22

Pobór mocy przez inwerter CMOS

W nowszych rozwiązaniach technologicznych, przy grubości tlenku bramki mniejszej od 5 nm i przy zastosowaniu cienkiego dwutlenku hafnu moc związana z prądem upływu bramki może być porównywalna z mocą pobieraną na przeładowanie pojemności w układzie. Przy długościach kanałów krótszych niż 50 nm istotna może być też strata mocy związana z prądem upływu dren-źródło.

moc związana z prądem upływu D-S

moc tracona na przeładowanie CLmoc związana z prądem upływu bramki

Zmniejszenie rozmiarów tranzystorów, skalowanie, czyli zwiększenie upakowania na jednostce powierzchni krzemu, przy zachowaniu VDD prowadzi do zwiększania wydzielanej mocy na jednostce powierzchni. Wzrasta temperatura układu, co może prowadzić do zniszczenia.

Skalując tranzystory należy zmniejszać moc wydzielaną w pojedynczej bramce. Obniżać VDD, a zatem również napięcia progowe VTn i VTp. To powoduje konieczność zmniejszania grubości tlenku bramki tox.

43

( ) ( ) fVCVIVIP DDLDDVDDVGSGDDVGSDtot ⋅⋅+⋅+⋅= ==2

0

Skalowanie tranzystorów CMOS przy zachowaniu stałego natężenia pola elektrycznego

P.K.K. Ko, "Approaches to scaling", Advanced MOS device physics, VLSI electronics microstructure science, Vol. 18, Academic Press, pp. 1-37, 1989

44

Chcemy:

• Produkować szybsze tranzystory w układach scalonych;• produkować bardziej skomplikowane układy – zmieścić więcej tranzystorów

na jednostce powierzchni półprzewodnika.

Osiągamy to przez:Zmniejszenie rozmiarów tranzystorów – długości kanałów w tranzystorach MOS λ razy. Zwiększenie upakowania tranzystorów – oczywiste.Zmniejszenie długości kanałów prowadzi do zmniejszenia czasów przelotu elektronów i dziur ze źródeł do drenów tranzystorów – w efekcie do zwiększenia „szybkości”.

Należy to robić przy :• zachowaniu stałych natężeń pola elektrycznego w tranzystorach – aby uniknąć

przebić elektrycznych;• zachowaniu stałej wartości mocy wydzielanej na jednostce powierzchni

układu scalonego – aby uniknąć przegrzania układu i jego stopienia.

23

4530 Years of CMOS Scaling 1978 - 2008

Mark Bohr, The New Era of Scaling in an SoC World, 2009 ISSCC

46Współczynniki skalowania tranzystorów CMOS przy zachowaniu stałych natężeń pól elektrycznych i gęstości mocy

CG

Cox

ND ..VTn ..VDD

L ...przed

Parametr w j. angielskimSkalowanieParametr

Gate capacitance (CG)CG/sPojemność bramki (CG)Specific gate capacitance (Cox)Cox·sPojemność charakt. bramki (Cox)Dopant concentrations (NA, ND)ND ·s ..Koncentracje domieszek (NA, ND)

Threshold voltage (VTn, VTp)VTn/s ...Napięcie progowe (VTn, VTp)Supply voltage (VDD)VDD/sNapięcie zasilania (VDD)

Dimension (tox, rj, W, L)L/s ...Rozmiar (tox, rj, W, L)po

Zmie

niam

yO

trzym

ujem

y

Przed skalowaniem Po skalowaniustt oxox /01 = sWW /01 =sLL /01 =

0

020

ox

SiOox t

C εε= sC

tsC ox

ox

SiOox ⋅=

⋅= 1

1

021

εε

0

020

ox

SiOG t

LWC εε=

sC

sstLWsC G

ox

SiOG

0

1

021 =

⋅⋅⋅

=εε

s – współczynnik skalowania

24


JID

CG

Cox

ND ..VTn ..VDD

L ...przed


Gate capacitance (CG)CG/sPojemność bramki (CG)

Current density (J)J ·sGęstość prądu (J)Drain current (ID)ID/sPrąd drenu (ID)

Specific gate capacitance (Cox)Cox·sPojemność charakt. bramki (Cox)Dopant concentrations (NA, ND)ND ·s ..Koncentracje domieszek (NA, ND)



Zmie

niam

yO

trzym

ujem

y

Przed skalowaniem Po skalowaniustt oxox /01 =

sVV DDDD /01 =( )

2

200

0

000

TnGSoxnD

VVLWCI −

⋅= μ ( ) sIsVsVLs

sWsCI DTnGS

oxnD /2

//0

200

0

001 =

−⋅

⋅⋅

⋅= μ

j

D

rWIJ⋅

=

sVV pTnpTn /0,1, =

sWW /01 =sLL /01 =


td

JID

CG

Cox

ND ..VTn ..VDD

L ...przed


Gate delay (td)td /sOpóźnienie bramki (td)






Zmie

niam

yO

trzym

ujem

y

st

gsC

gCt d

m

G

m

Gd

0

0

0

1

11

1∝⋅=∝

( ) 0000

001 // mTnGSoxnm gsVsV

LssWsCg =−⋅

⋅⋅

⋅= μ( )000

000 TnGSoxnm VV

LWCg −⋅⋅= μ

0

00

m

Gd g

Ct ∝

Przed skalowaniem Po skalowaniu

25


P/APtd

JID

CG

Cox

ND ..VTn ..VDD

L ...przed


Gate delay (td)td /sOpóźnienie bramki (td)Power consumption (P)P /s2Moc zasilania (P)Power density (P/Area)(P/A)·1Gęstość mocy (P/A)






Zmie

niam

yO

trzym

ujem

y

Przed skalowaniem Po skalowaniufVCP DDG ⋅⋅∝ 2

000sf

sV

sCfVCP DDG

DDG ⋅⋅⋅=⋅⋅∝ 2

200

111

0

020

1

1

AreaP

Ws

Ls

sP

AreaP

=⋅⋅=


Ilośćtd·Pg

P/APtd

JID

CG

Cox

ND ..VTn ..VDD

L ...przed


Gate delay (td)td /sOpóźnienie bramki (td)Power consumption (P)P /s2Moc zasilania (P)Power density (P/Area)(P/A)·1Gęstość mocy (P/A)





Dimension (tox, rj, W, L)L/s ...Rozmiar (tox, rj, W, L)

Integration density (transistors/cm2)Ilość · s2Ilość tranzystorów na cm2

Power-delay product (td·Pg)td·Pg /s3Iloczyn moc·opóźnienie (td·Pg)

po

P.K.K. Ko, "Approaches to scaling", Advanced MOS device physics, VLSI electronics microstructure science, Vol. 18, Academic Press, pp. 1-37, 1989

Zmie

niam

yO

trzym

ujem

y

26

FUJITSU - T.Miyashita et al. IEDM 2007 S10P03

32 nm CMOSFUJITSU - 2007

Obrazy przekrojów z elektronowego mikroskopu transmisyjnego

nMOS pMOS

Struktura z minimalnym odstępem, 140 nm, między bramkami z polikrystalicznego krzemu. Widoczne również obszary epitaksjalnego SiGe, o kształtach jak S.

Wykonane w technologii 45 nm.

51

Reguły Projektowania 32 nm CMOS - FUJITSU - 2007

FUJITSU - T.Miyashita et al. IEDM 2007 S10P03

52

27

53


Przewidywane długości bramek w procesorach CMOS

54Przewidywane skalowanie „wewnętrznej” szybkości tranzystorów

Oszacowanie 1/t = I/(CV)

Przewidywane szybkości oscylatorów pierścieniowych


28

55Maksymalna częstotliwość zegara, maksymalne napięcie zasilania VDD i (maksymalne wymagane) napięcie progowe VTn , VTp dla układów scalonych CMOS

S.Chatterjee et al., Circuit Design Techniques at 0.5V, Springer 2007

Rok

High performance – najlepsze właściwości.

Technology Node [nm] – połowa sumy szerokości najwęższego paska i najwęższej przerwy we wzorze na powierzchni półprzewodnika, w danej technologii.

Mniejsza długość kanału:

pozwala stosować większe częstotliwości zegara wewnątrz układu scalonego;

wymaga stosowania niższych napięć zasilania VDDaby uniknąć przebić elektrycznych i przegrzania,

a napięcia progowe tranzystorów VTn i VTp muszą być mniejsze niż VDD/2.

56Maksymalna częstotliwość zegara, maksymalne napięcie zasilania VDD i (maksymalne wymagane) napięcie progowe VTn , VTp dla układów scalonych CMOS

S.Chatterjee et al., Circuit Design Techniques at 0.5V, Springer 2007

Rok

Procesory są konstruowane dla dużej szybkości działania lub małego poboru mocy. Dopuszczalne są prądy upływu bramek. Obie optymalizacje wymagają cienkiego tlenku bramki (thin-oxide).

Duża szybkość działania wymaga krótkiego kanału, co wymaga stosowania niskich napięć zasilania VDD . Napięcia progowe tranzystorów VTn i VTp muszą być mniejsze niż VDD/2.

Bloki wejścia/wyjścia wymagają wyższych napięć przebicia, czyli dłuższych kanałów i grubszego tlenku bramki (thick-oxide), co wymaga stosowania wyższych napięć zasilania VDD .

Pamięci wymagają małych prądów upływu bramki, czyli grubszego tlenku bramki (thick-oxide), co wymaga stosowania wyższych napięć zasilania VDD . Wiążą sią z tym wyższe napięcia progowe tranzystorów VTn i VTp.

29

57TEM Images of High Performance MOSFETs

• Very little change in physical gate length, only ~0.9x per node• The gate pitch is scaling fast, as 0.7x per node and area scales as 0.5x• Most of the transistor innovation is in stress engineering and HKMG

All TEM images here have the same scale

90 nm node 65 nm node 45 nm node 32 nm node

source: V. Moroz, SYNOPSYSBerkeley Seminar 2011

100 nm

Skalowanie tranzystorów w układach CMOS

Zbliżanie się do granic możliwości materiałowych krzemu i dwutlenku krzemu wymusza odstępstwa od „klasycznych” reguł skalowania.

58

30

59Difficult to Solve Problem – Gate Current Due to Electron

Tunneling in Thin Oxide

Modern MOS FETs can not be scalled with the classical rules because of the quantum-mechanical tunneling of electrons in a gate dielectric. At very thin gate dielectric layers, about 1 nm, this effect results in a gate-source and gate-drain current flow.To avoid excessively large gate leak currents of this type:

• SiO2 gate dielectrics should not be made thinner than1.5 nm;

• or, better, instead of SiO2 , other dielectric of largepermittivity (large dielectric constant), like HfO2should be applied.

Gate_Tunneling_1a

Tunelowy Prąd Bramki W Tranzystorze MOS

Tunelowy prąd bramki w tranzystorze MOS z cienkim SiO2. W technologii 65 nmstosowano SiO2 bramki o grubości 2 nm.

Zmniejszenie grubości SiO2 było z jednej strony konieczne aby zmniejszyć długość kanału do 32 nm ( w technologii 45 nm), a z drugiej strony niemożliwe z uwagi na niedopuszczalnie duży prąd upływu bramki.

H.Momose i in, IEEE Trans. Electron Devices v50 s.1001 2003

Grubość SiO2 to tylko 5 atomów. Obraz SiO2 bramki z transmisyjnego mikroskopu elektronowego (TEM) o atomowej rozdzielczości.

Gęstość prądu bramki w funkcji naięcia bramka źródło

60

31

Gate_Tunneling_1b


IEDM 2007, art. s10p02, Intel

Problem dużego prądu bramki rozwiązano stosując HfO2 jako izolator bramki.

Znor

mal

izow

any

prąd

upły

wu

bram

ki

• HfO2 ma większą przenikalność dielektryczną niż SiO2

• więc może być grubszy przy tych samych VGS i ID

• większa grubość dielektryka bramki prowadzi do mniejszego prądu tunelowego.

61

SiO2

Gate_Tunneling_2


Skalowanie grubości równoważnej grubości tlenku bramki tranzystora MOS w Intelu


62

SiO2

32


Yeo, King, Hu, IEEE Trans. Electron Devices, v.50, s.1027-1035, 2003

maksymalna dopuszczalna gęstość prądu bramki

Gęs

tość

Prą

du B

ram

ki J

G[A

/cm

2 ]

Równoważna Grubość SiO2 tox,eq [nm]

63

64

Opracowanie zawansowanych nowatorskich krzemowych struktur CMOS:

• Nieplanarne MOSFETy z wieloma bramkami krótszymi od 10 nm.

• Opanowanie zjawisk krótkiego kanału.

• Inżynieria drenu dla zmniejszenia rezystancji szeregowych.

• Prędkość termiczna elektronów zwiększona przez naprężenia, niemal balistyczny transport.

Trudne do rozwiązania problemy dla Lg < 16 nm

Przyrządy inne niż krzemowy MOSFET?

• Opracować przyrządy i architektury układów scalonych.• Zintegrować je na sposób Si-CMOS.


33

65Difficult to Solve Problem – Subthreshold Conduction and DrainInduced Barrier Lowering

Modern MOS FETs can not be scalled with the classical rulesbecause of:

• subthreshold conduction• and drain induced barrier lowering (DIBL).

These effects can be partially avoided in MOS FETs:

• of FinFET, or TriGate type, • of gate surround, or quantum-wire type,• or fabricated in extremely thin layers of semiconductor

on insulator.

DIBL - 0

Wpływ napięcia dren-źródło na wysokość bariery potencjału ΨB 66

N.Collaert, CMOS Nanoelectronics: Innovative Devices, Architectures, and Applications, Pan Stanford Publ. 2012

34

Przewodnictwo podprogowe - 1

Przewodnictwo podprogowe dren-źródło – przy VGS < VTn

R.J.Baker, CMOS Circuit Design, Layout, and Simulation, Wiley 2008

Nachylenie podprogowe

VTn

słaba inwersja

średnia inwersja silna inwersja

w inwerterze CMOS

• W tranzystorze MOS ID nie jest całkowicie odcięty (płynie) nawet przy VGS<VTn.

• Podprogowa wielkość ID jest ograniczana przez wysokość bariery potencjału ΨB pomiędzy żródłem a kanałem, a nie przez transport w kanale jak w dla VGS<VTn.

• Podprogowa wielkość ID zależy wykładniczo od VGS.

• Przewodnictwo podprogowe problemem dla MOSów z krótkimi kanałami. Krótki kanał –małe nachylenie

67

Przewodnictwo podprogowe - 30nm CMOS – TSMC 2007 - 2

Zależności pomiędzy prądami Ion-Ioff w technologii 45 nm CMOS przy VDS = 1,0 V

Charakterystyki przewodzenia podprogowego w tranzystorach MOS z kanałami typu n i p przy VDS = 1,0 V

IEDM 2007, art. s10p01, TSMC

Przewodnictwo podprogowe dren-źródło w 30 nm CMOS – TSMC 2007

pMOS nMOS pMOS nMOS

68

35

DIBL - 1

Obniżanie bariery potencjału ΨB indukowane przez dren(DIBL – drain induced barrier lowering)

S.M.Sze, Kwok K.Ng, Physics of Semiconductor Devices, 3ed. Wiley 2006

• Wysokość bariery potencjału ΨB pomiędzy żródłem a kanałem może być zmniejszona przez elektrostatyczne oddziaływanie obszaru drenu.

• W starych tranzystorach z długimi kanałami problem nieistotny wskutek ekranującego oddziaływania bramki.

• Wysokość bariery potencjału ΨB zmniejsza się ze wzrostem VDS.

• W tranzystorach z krótkimi kanałami, np. 50 nm, YB zmniejszone nawet przy VDS=0V.

• Mniejsza wysokość bariery potencjału ΨB prowadzi do zwiększenia ID.

ΨBźródło dren

VDS=0V

VDS>0VMOSFET

z długim kanałem

ΨBźródło dren

VDS=0V

VDS>0VMOSFET

z krótkim kanałem

69

DIBL - 2

W. Fichtner, IEEE Solid St. Circ. and Tech. Workshop on Scaling and Microlithography, New York 1980.

• Wysokość bariery potencjału ΨB zmniejsza się ze wzrostem VDS.

• W tranzystorach z krótkimi kanałami, np. 50 nm, ΨB zmniejszone nawet przy VDS=0V.

• Mniejsza wysokość bariery potencjału ΨB prowadzi do zwiększenia ID.

• Skutki DIBL można ograniczyć zwiękaszając domieszkowanie podłoża.

70Obniżanie bariery potencjału ΨB indukowane przez dren

(DIBL – drain induced barrier lowering)

36

71Odpornosc CMOS na zaklocenia - 3

Odporność inwertera na zakłóceniaVout1 Vout2

Odporność inwertera na zakłócenia (marginesy na zakłócenia) oceniamy rysując statyczną charakterystykę przenoszenia Vout1(Vin) , a następnie, w tym samym układzie współrzędnych Vout2(Vout1).

Przyjmijmy standardowo, żeVoLmax = 0,1·VDD orazVoHmin = 0,9·VDD .

VNML

Vout2

V NM

L

VNMH

V NM

H

VNML – VNoise_Margin_Low - margines stanu niskiego na zakłóceniaVNMH – VNoise_Margin_High - margines stanu wysokiego na zakłócenia

Obniżanie bariery potencjału ΨB indukowane przez dren(DIBL – drain induced barrier lowering)

CMOS z 30 nm kanałem – TSMC 2007 - 2

CMOS z 30 nm kanałem – TSMC 2007

pMOS nMOS

Charakterystyki wyjściowe tranzystorów MOS z kanałami typu n i p.

Statyczne marginesy zakłóceń w inwerterze CMOS.

VDD=


72Obniżanie bariery potencjału ΨB indukowane przez dren

(DIBL – drain induced barrier lowering)

37

73Difficult to Solve Problem – Difficulties in Development ofFabrication Methods for Short Enough Gates

Modern MOS FETs can not be scalled with the classical rulesbecause

using classical lithography we can not fabricate gates(channels) that scale down according to the technologicalnode scaling.

• We can use methods for gate/channel length definition that do not rely on the lithography resolution.

• We use engineering of strain in semiconductor to increase thetransconductance and decrease the transit time of electriccharge carriers.

74Skalowanie efektywnej długości kanału (od złącza do złącza)

Rozmiar charakterystyczny 90 nm. (90 nm node)

source: V. Moroz, SYNOPSYSBerkeley Seminar 2011

• Lgate shrinks very slow• S/D overlap shrinks fast• Leff stays almost fixed

Rozmiar charakterystyczny 32 nm. (32 nm node)

38

75

OFF

ON

R. Gusmeroli i in., IEDM 2003, pp. 225 - 228

długość bramki 16 nm

długość kanału – ponad 30 nm,elektrony muszą pokonać tę długość przy przełączaniu

W nanotranzystorach długość drogi przelotu elektronów (długość kanału) może być znacznie większa od długości bramki

Długość kanału krótsza, gdy wysokie koncentracje domieszek w źródle i drenie.

Naturalne bariery miniaturyzacji tranzystorów76

• Niedługo zbliżymy się do barier związanych z możliwymi do osiągnięcia wartościami koncentracji atomów donorów i akceptorów,

•

• a także z przypadkowością ich rozkładów w sieci krystalicznej.

• W dalszej przyszłości przyjdzie się zmierzyć z ograniczeniami miniaturyzacji związanymi z odległościami atomów tworzących kryształ półprzewodnika.

• Istnieją też fundamentalne ograniczenia nakładane przez prawa fizyki, jakie znamy.

39

Bariery miniaturyzacji tranzystorów – koncentracje i rozkłady domieszek oraz odległości atomów

A. Asenov i in. IEEE Trans. Electron Dev. v.50, s.1837, 2003

100 nm MOSFET- struktura może byćuznana za ciągłą

25 nm MOSFET-pomiędzy źródłem a drenem mieści się ok. 100 atomów w sieci krystalicznej Si


0,25 nm – odległość między atomami w sieci krystalicznej Si

Kolorami niebieskim i czerwonym wyróżniono atomy akceptorów i donorów, szarym - krzemu

źródłoS

bramkaG dren

Ddonor

akceptoratom Si

donor

źródłoS

bramkaG dren

D

źródłoS

bramkaG

drenD

77

bariery_miniaturyzacji_2


0,25 nm – odległość między atomami w sieci krystalicznej Si

źródłoS

bramkaG dren

Ddonor

akceptoratom Si

donor

• Typowa koncentracja akceptorów 1e19 cm-3

• 1 atom przypadkowo ułożonej domieszki akceptorowej lub donorowej na ok. 5000 atomów krzemu,

• odległość pomiędzy atomami domieszek średnio 4,6 nm,

• w przybliżeniu równa metalurgicznej odległości źródło-dren.

• Różne wysokości bariery potencjału w różnych częściach tranzystora,

• niemożliwe do kontrolowania i niepowtarzalne wielkości napięć progowych tranzystorów,

• niemożliwe do kontrolowania i niepowtarzalne prądy upływu tranzystorów.

78Bariery miniaturyzacji tranzystorów – koncentracje i rozkłady domieszek oraz

odległości atomów

40

Possible "fundamental physical limits" for digital information processing 79

xmin

Emin τ

Heisenberg uncertainty relationships

Minimum switching energy Emin

M. Brillouet in S.Luryi et al. (ed.), "Future Trends in Microelectronics...", Wiley 2007, pp. 179-191

)2ln(min ⋅> TkE B

h≥Δ⋅Δ px

h≥Δ⋅Δ tE

minx

τ

Thermodynamics(Shannon-von Neumann-Landauer)

Min. size of device

Min. switching time Informationthroughput

Integrationdensity

T =300 K Emin ≈ 3·10-21 J ≈ 17 meV, τ ≈ 3·10-14 s

80

Tranzystory w układach scalonych- wdrożone rozwiązania i wyniki

- stan w 2010r.

41

Tranzystory MOS Z Naprężonym Krzemem Dla Zwiększenia Ruchliwości Dziur i Elektronów

Napr_Si_konstrukcja_nMOS

Tyagi et al. IEDM 2005 s.1070

Tranzystor nMOS z bramką o metalurgicznej długości 35 nm (INTEL – w technologii 45 nm)

Obraz z elektronowego mikroskopu transmisyjnego (TEM)

Si

bram

ka

drenźródło

rozciąganie

• Si3N4 osadzony w odpowiednich warunkach na krzemie rozciąga krzem

• Naprężenia rozciągające krzem typu n powodują zwiększenie ruchliwości elektronów µn w kanale tranzystora – o 40%.

• Zwiększenie µn powoduje zmniejszenie czasu przelotu elektronów przez kanał tranzystora.

• Wzrasta częstotliwość graniczna wzmocnienia mocy fmax.

81

Tranzystory MOS Z Naprężonym Krzemem Dla Zwiększenia Ruchliwości Dziur i Elektronów

Napr_Si_konstrukcja_pMOS

Tyagi et al. IEDM 2005 s. 1070

Tranzystor pMOS z bramką o metalurgicznej długości 35 nm (INTEL – w technologii 45 nm)

Obraz z elektronowego mikroskopu transmisyjnego (TEM)

Si

bram

ka

SiO2/Si3N4

drenźródło

ściskanie

• Atom germanu ma większą średnicę od atomu krzemu.

• Tak osadzony SiGe w sieci krystalicznej Si ściska więc krzem.

• Naprężenia ściskające krzem typu p powodują zwiększenie ruchliwości dziur µp w kanale tranzystora – o 100%.

• Zwiększenie µp powoduje zmniejszenie czasu przelotu dziur przez kanał tranzystora.

• Wzrasta częstotliwość graniczna wzmocnienia mocy fmax.

82

42

83Wpływ naprężeń krzemu, metalowej bramki i dielektryka bramki o dużej stałej dielektrycznej na szybkość pMOSFETa

source: K. Kuhn et. al, ECS 2010- Intel

• celowo wprowadzanych do krzemu naprężeń oraz

• zastosowania metalowej bramki i dielektryka bramki o dużej stałej dielektrycznej.

Klasyczne reguły skalowania zawodzą.

Poprawa szybkości działania wynika ze zwiększenia prądu drenu na jednostkę szerokości kanału, co bierze się w podobnej mierze z:

Tranzystory MOS Intela - 2010r.


Tranzystor MOS z kanałem typu p.

Si

metalowabramka

drenźródło

SiO2/Si3N4

SiGeSiGe

izolator bramkio dużej stałejdielektrycznej HfO2.

• 32 nm – metalurgiczna długość bramki w tranzystorach nMOS i pMOS (w technologii 45 nm).

• HfO2 / SiO2 użyty jako izolator bramki o dużej stałej dielektrycznej.

• Dzięki temu tunelowy prąd bramki nie jest zbyt duży.

• Celowe naprężanie krzemu dla zwiększenia µp o 100% oraz µn o 40%.

• Uzyskana poprawa ruchliwości dziur i elektronów pozwala na zwiększenie częstotliwości pracy tranzystorów.

• 9 warstw metalizacji dla zmniejszenia rezystancji i pojemności połączeń oraz dobrego wykorzystania powierzchni krzemu.

84

43

2nd Generation 32-nm High-k + Metal Gate Transistors - Intel 2010

P. Packan i in., IEDM 2009 ss.659-662

Tranzystor MOS z kanałem typu n. Tranzystor MOS z kanałem typu p.

krzemkrzem

-kanał -kanał

metalowa bramka

metalowa bramka

Dielektryk bramki – SiO2/HfO2o grubości ok. 2 nm

Dla pMOS:źródło i dren z SiGe selektywnie wyhodowanego w wytrawionchwgłębieniach. SiGe ściska krzem kanału, co zwiększa ruchliwość dziur.

Epitaksjalne pogrubienie krzemu w źródle i drenie zmniejsza rezystancję szeregową.

Metalowe doprowadzenie źródła/drenu

85

2nd Generation 32-nm High-k + Metal Gate Transistors - Intel 2010

P. Packan i in., IEDM 2009 ss.659-662

Tranzystor MOS z kanałem typu n. Tranzystor MOS z kanałem typu p.

VGS =1.0V

0.8V

0.6V

Charakterystyki ID(VDS) przy ustalonych wartościach VGS

Charakterystyki przejściowe ID(VGS) przy ustalonych wartościach VDS

ID(VDS)[mA/µm]

ID(VDS)[mA/µm]

-ID(VDS)[mA/µm]

-ID(VDS)[mA/µm]

Uwaga: • Prąd drenu |ID | nie wzrasta z kwadratem

|VGS|. • Napięcie VDS ma znaczący wpływ na ID

czyli rDS ≠ ∞.• To są skutki bardzo krótkiego kanału, 32

nm.

86

44


Wielowarstwowa Metalizacja

metal (Cu)-ścieżka -przewodząca

powierzchnia krzemuz tranzystorami -niewidocznymi

Dielektryk między warstwami metalizacji, o możliwie małej stałej dielektrycznej,mniejszej od SiO2.

IBM Corp.

Warstwy miedzi po strawieniu dielektryka. Obraz ze skaningowego mikroskopu elektronowego (SEM)

87

Bramki i Komórki Pamięci Statycznej CMOS Z tranzystorami o długości kanałów 32 nm; Intel - 2009r.


Warstwy dyfuzyjne i polikrystalicznesześciotranzystorowej komórki SRAM o

powierzchni 0,346 µm2.

Węzeł technologiczny

Pow

ierz

chni

a K

omór

ki S

RA

M

Odl

egłość

pom

iędz

y br

amka

mi

Trend w skalowaniu bramek i komórek SRAM z 6 tranzystorami.

88

45

CMOS z 30 nm kanałem – TSMC 2007 - 3

CMOS z 30 nm kanałem – TSMC 2007

Tranzystory CMOS z 30 nm kanałem wykonane w technice 45 nm. Do litografii użyto światła o l = 193 nm w próżni, przy NA=1,2. Długość fali światła skrócono, 63%, wykonując naświetlanie w cieczy.

Widok z góry 6-tranzystorowej komórki pamięci statycznej, zajmującej powierzchnię 0,242 µm2


89

Rekord fT w tranzystorach CMOS IBM 2007 - a

IEDM 2007, art. s10p04, IBM

Rekordowo duże wartości częstotliwości granicznych fT w tranzystorach CMOS wykonanych w technologii 45 nm - IBM 2007

pMOS

nMOS

90

46

Oscylator Pierścieniowy

• Nieparzysta ilość inwerterówtworzy oscylator pierścieniowy (ring oscillator).

• Z generowanej częstotliwości fokreśla się czas przełączania bramki, czyli czas opóźnienia pojedynczego stopnia (delaytime)

td = 1/(2×n×f)

• Czas przełączania bramek z większą ilością wejść jest trochę dłuższy.

Vk/VDD - znormalizowane napięcia wyjściowe bramek w funkcji znormalizowanego czasu

91

Szybkość Przełączania Inwerterów CMOS


Inwertery CMOS z tranzystorami o długości kanałów 32 nm (wykonane w technologii 45 nm, Intel – 2010 r.) mają czas opóźnienia td = 5,1 pS.

Opóźn

ieni

e st

opni

a [p

S]

Prąd w stanie odcięcia tranzystorów [nA/µm]

=VDD

=VDD

większa - mniejszagrubość izolatora bramki

92

47


93Porównanie częstotliwości granicznych wzmocnienia prądowego fT przyrządów wykonanych w technologiach CMOS i SiGe przy różnych rozmiarach charakterystycznych procesów wytwarzania

94Historical Trend of Si MOSFET Performance Scaling

A. Khakifirooz, D. A. Antoniadis, "CMOS Performance Scaling", in R.Murali (ed.), "GrapheneNanoelectronics: From Materials to Circuits", p. 10, Springer 2012

Historical trend of the intrinsic transistor delay for some benchmark technologies. Filled symbols represent strain-engineered devices. Saturation of performance scaling is seen in the recent technology nodes, if strain engineering is not used.

48

95Historical Trend of Si MOSFET Performance Scaling

A. Khakifirooz, D. A. Antoniadis, "CMOS Performance Scaling", in R.Murali (ed.), "GrapheneNanoelectronics: From Materials to Circuits", p. 11, Springer 2012

Extracted virtual source velocity of electrons and holes for different technological nodes. Filled symbols represent strain-engineered devices. Saturation of virtual source velocity is seen for unstrained devices below a gate length of about 100 nm.

96Expected Electron & Hole Velocities for non-Si MOSFETs

A. Khakifirooz and D. A. Antoniadis, “MOSFET Performance scaling – Part II: Future directions,” IEEE Trans. Electron Devices, vol. 55, no. 6, pp. 1401–1408, 2008.

Hole virtual source velocity extracted from short-channel Ge PFETs from literature (symbols) compared with historical data for relaxed and uniaxially strained Si. Experimental data for both relaxed and biaxially strained Ge are included, demonstrating that without uniaxial strain, Gedoes not offer any benefit over relaxed Si.

Electrons - Comparison of virtual source velocity in deeply scaled III–V HEMTsand historical Si data.

49

HF transistors fmax-fT

Rekordowe częstotliwości fT i fmax tranzystorów oraz częstotliwości pracy układów fcircuit 97

fT – graniczna częstotliwość przy której tranzystor może wzmacniać prąd, to jest przy której, dla składowej zmiennej Id / Ig > 1

fmax – graniczna częstotliwość przy której tranzystor może wzmacniać moc, to jest przy której, dla składowej zmiennej Pout / Pin > 1

(2012 r)

98FinFET – solution to DIBL – drain induced barrierlowering and subthreshold conduction

NodeYear

90 nm(2003)

65 nm(2005)

45 nm(2007)

32 nm(2009)

22 nm(2011)


50

99Traditional planar MOS FET vs. tri-gate MOS FET (FinFET)


Traditional 2-D planar transistors form a conducting channel in the silicon region under the gate electrode when in the “on” state.

electrode

Gate

electrode

Gate high-kdielectric

3-D Tri-Gate transistors form conducting channels on three sides of a vertical fin structure, providing “fully depleted” operation.

Planar MOS FET Tri-gate MOS FET (FinFET)

100Traditional planar MOS FET vs. tri-gate MOS FET (FinFET)


32 nm planar MOS FET 22 nm tri-gate MOS FET (FinFET)

51

101INTEL processor with fully depleted 22-nm tri-gate MOS FET (FinFET)

source: Chris Auth, et. al., 2012 Symposium on VLSI Technology, Hawaii

TEM Image of nMOS Gate and Fin Structure

1022014 Aug. - 14-nm Intel Broadwell Processor with TrigateCMOS Transistors (FinFETs)

D. Jame, Intel’s 14nm Parts are Finally Here!, Solid State Technology, 2014.10.27

52

10314-nm Intel Trigate CMOS Transistors (FinFETs)

D. Jame, Solid State Technology, 2014.10.27

scale

Gmetal &contact

S/Dcontact

S/Dcontact

The gate metallisation looks similar to the 22nm, with tungsten gate fill as in the earlier process.

13 layers of metal + a MIM (Metal-Isolator-Metal) cap. Previously Intel used9 metal layers (IBM used 15 metal layers)

104


Przyrządy wysokiej częstotliwości

53

105650 GHz, 160 GHz SiGe circuits

Mieszacz na 650 GHz z diodami metal-półprzewodnik z SiGe

Układ scalony mieszacza wejściowego odbiornika na 650 GHz.

Zawiera tranzystory, diody metal-półprzewodnik z SiGe oraz linie transmisyjne, sprzęgacze i dipol anteny sygnału wielkiej częstotliwości.

Heterozłączowe tranzystory bipolarne z SiGe o częstotliwościach granicznych fT= 260 GHz, fmax= 380 GHz wzmacniają sygnał LO o częstotliwości fLO=162,5 GHz.

Częstotliwość f=650 GHz jest przetwarzana przez mieszacz z diodą metal-półprzewodnik.

Układ wykonano w technologii BiCMOS 130 nm na podłożu Si.E. Öjefors et al., ISSCS 2010

1,2 mm

0,6

mm

106SiGe BiCMOS 160 GHz circuits

Układy na 160 GHz z heterozłączowymi tranzystorami bipolarnymi z SiGe

U.R.Pfeiffer et al., ISSCS 2010

Układ scalony nadajnika na 160 GHz – w technologii BiCMOS na podłożu Si.

Układ scalony odbiornika na 160 GHz.

Sygnały o częstotliwości 160 GHz są przetwarzane przez heterozłączowetranzystory bipolarne z SiGe o częstotliwościach granicznych fT= 260 GHz, fmax= 380 GHz.

Tranzystory wykonane w technologii 130 nm.

54

107sub-mm HEMT amp 480GHz - 2

Wzmacniacze z tranzystorami HEMT dla zakresu fal submilimetrowych

Niskoszumowy pięciostopniowy scalony monolityczny wzmacniacz dla f = 480 GHz z tranzystorami HEMT na podłożu z InP.HEMT: dugość kanału < 50 nm, transkonduktancja 2300 S/mm, fmax = 1200 GHz, fT = 580 GHz.

W.R.Deal et al., IEEE MWCL, vol. 20, pp. 289-291, 2010

Płytka InP 0,9 mm × 0,32 mm ze wzmacniaczem. Sygnały sprzężone z falowodami przy pomocy dipoli.

Metal z falowodami WR-2.2 - wejściowym i wyjściowym.

0,9 mm

0,32

mm

Parametry S wzmacniacza

2121 log20 SS dB =

10

2210

21

10dbS

SG

=

= G0 – hipotetyczna wartość wzmocnienia mocy przy dopasowaniu impedancji na wejściu i wyjściu oraz przy transmisji sygnału tylko z wejścia do wyjścia

Current-gain cutoff frequency fT vs. gate length for different field effect transistor technologies (InP, GaAs, Si)

G.Ghione,Semiconductor Devices for High-Speed Optoelectronics, Cambridge 2009

108

Si-nMOSFET

IIIV - HEMT

Breakdown voltage vs. current gain cutoff frequency fT

W. Snodgrass et al., 2006 IEDM, pp.1-4

55

Obecnie produkowane procesory z krzemowymi tranzystorami CMOS

Zaprojektujcie układy lepsze dla Waszych potrzeb, szybsze i zużywające mniej energii!

109

Procesor z tranzystorami w technologii o rozmiarze charakterystycznym 32 nm -Samsung dla Apple iPhone5 –2012 r.

2013: Procesor Core i7-4770K (Haswell)z tranzystorami CMOS tri-gate(FinFET) wykonanymi w technologii o rozmiarze charakterystycznym 22 nm.

source: Intel, 2013

Dziękuję za uwagę!

110

20150223 Technol Waszych IC · 2015-09-01 · Podstawy Mikroelektroniki - materia ... Accessibility...

Documents

Transcript of 20150223 Technol Waszych IC · 2015-09-01 · Podstawy Mikroelektroniki - materia ... Accessibility...