Pamięci - Strona główna AGHhome.agh.edu.pl/~brzoza/Technika_Cyfrowa/referaty/pamieci.pdf ·...
Transcript of Pamięci - Strona główna AGHhome.agh.edu.pl/~brzoza/Technika_Cyfrowa/referaty/pamieci.pdf ·...
Plan prezentacji
Pamięci – podstawy
Podział pamięci
Pamięci ROM – rodzaje i budowa
Wykorzystanie pamięci ROM
Pamięci RAM - opis, budowa oraz rodzaje
Zastosowanie pamięci RAM
Inne typy pamięci
2/53 Pamięci
Pamięci - klasyfikacja
7/53 Pamięci
ROM (Read Only Memory) - nieulotne (non-volatile)
ROM (programowany podczas produkcji układu scalonego)
PROM (programowane jednorazowo u użytkownika)
EPROM (Erasable PROM – możliwa ale uciążliwa wielokrotna programowalność)
EEPROM (Electrically Erasable and Programmable ROM)
Flash (błyskawiczne EEPROM)
RAM (Random Access Memory)
Pamięci specjalizowane
Pamięci ROM
8/53 Pamięci
Pamięci ROM powstają bezpośrednio w procesie produkcji układu scalonego dlatego mają następujące cechy:
Stan pamięci określony na poziomie produkcji układu scalonego
Brak możliwości zmiany zawartości pamięci
Tanie w produkcji, ale wymagają dużych nakładów (wykonania w milionach sztuk – drogie przy małej liczbie sztuk)
Długi okres produkcji – kilkanaście tygodni.
Pamięci coraz rzadziej stosowane
Schemat pojedynczej komórki ROM
9/53 Pamięci
VDD
Stan ‘1’ – brak
bramki lub całego
tranzystora
Stan ‘0’ – jest
bramka
Dekoder
k-bitowego kodu
dwójkowego
na „1 z 2k”
Wyjście
A0
A1
Ak-1
Wejście
adresowe
Dwuwymiarowe wybieranie komórki pamięci ROM
10/53 Pamięci
VDD
Dekoder
k-bitowego kodu
dwójkowego na „1 z 2
k”
Wiersz
A0
A1
Ak-1
VDD VDD
Multiplekser: 1 z 2n-k
adresowany (n-k)-bitowowo
Kolumna
Ak
Ak+1
An-1
Wyjście
Pamięci PROM
12/53
Pamięci
Programmable Read Only Memory:
Programowanie pamięci wykonywane jest przez użytkownika w specjalnym urządzeniu programującym.
Programowanie następuje poprzez przepalenie tzw. bezpieczników (ang. fuse) i jest nieodwracalne.
Pamięci te są dzisiaj rzadko stosowane
Pamięci EPROM
14/53 Pamięci
Erasable Programmable ROM:
Kasowanie pamięci wymaga użycie promieni UV i specjalnego okienka kwarcowego – co zdecydowanie podraża koszt produkcji. Czas kasowania to około 30min.
Pamięci dzisiaj raczej nie stosowane
Pamięci EEPROM
16/53 Pamięci
Electrically Erasable Programmable Read-Only:
Możliwość elektrycznego wielokrotnego kasowania pamięci.
Łatwość kasowania, nie potrzeba użycia promieni UV
Kasowanie całej pamięci lub pojedynczego sektora
Liczba kasowań około 10 000 - 100 000 razy
Pamięci EEPROM FLASH
18/53 Pamięci
Cechy:
Struktura działania podobna do EEPROM.
Bardzo szybki proces kasowania (rzędu 1ms) w porównaniu z pamięcią EEPROM (rzędu 15min.).
Szybkość pracy pamięci Flash polega głównie na kasowaniu całego bloku na raz a nie jak to ma miejsce w pamięci EEPROM pojedynczych bajtów.
Potrzebny tylko 1 tranzystor na 1 bit pamięci
Pamięci FLASH – NAND i NOR
20/53 Pamięci
Cechy struktury NOR:
•Swobodny odczyt, ale wolny zapis i kasowanie
•Preferowane jako pamięci o dostępie swobodnym (BIOS, ROM procesora)
Cechy struktury NAND
•Preferowany odczyt całego bloku danych
•Tańsze w produkcji od NOR (zajmują mniej powierzchni krzemu)
•Szybszy zapis i kasowanie
•Liczba kasowań około 10 razy większa niż w przypadku NOR
•Preferowany dla pamięci masowych (pendrive, karty CF/SD, SSD- Solid State Drive)
Pamięci RAM - podział
24/53 Pamięci
RAM (Random Access Memory)
Statyczne (SRAM):
-Asynchroniczne
-Synchroniczne
Dynamiczne (DRAM):
-Asynchroniczne (historia)
-Synchroniczne SDRAM, DDR, DDR2, DDR3, RAM-BUS (RDRAM), XDDRAM
Specjalizowane:
-FIFO (First-In First-Out)
-LIFO (Last-In First-Out – stos)
-CAM (Content-Addressable Memory)
-LUT (Look-Up Table) (pamięć ROM/RAM)
Pamięci SRAM – łączenie
27/53 Pamięci
CEN
OEN
WEN
SRAM0 A
D7-0
CEN
OEN
WEN
SRAM1 A
D7-0
CEN
OEN
WEN
A
D15-0
D7-0
D15-8
• Zwiększenie szerokości magistrali danych (preferowane)
• Zwiększenie szerokości magistrali adresowej
Pamięci SRAM synchroniczne - odczyt
30/53 Pamięci
tCHWEX
tOEVCH tOHCEX
tCEVCH tCHCEX
Adres n Adres n + 1 Adres n + 2
tCHCH
tCH
tCL
tCHAX tAVCH
tWEVCH
Hi - Z Hi - Z
tCHQX1 tCHQX2
tCHQV
Dane z komórki o adresie n
CLK
A0 – A16
tCHQZ
CE
OE
WE
Dane wyjściowe
Pamięci SRAM synchroniczne - zapis
31/53 Pamięci
tCHWEX
tCEVCH tCHCEX
Adres n Adres n + 1 Adres n + 2
tCHCH
tCH
tCL
tCHAX tAVCH
tWEVCH
CLK
A0 – A16
CE
WE
tCHDX
Dn Dn + 1
tDVCH
Dane
Pamięci DRAM – Dynamic RAM
32/53 Pamięci
Dzisiejsze kondensatory są budowane w 3 wymiarach aby zmniejszyć rozmiar powierzchni i zwiększyć pojemność C
Pamięci DRAM – odczyt
33/53 Pamięci
C
Stan nieistotny
RAS
CAS
Adres
tRCD
tRC
WE H
Hi - Z Hi - Z Q
R
tRAC
RAS – Row Address Strobe
CAS – Column Address Strobe
Pamięci DRAM – odświeżanie
35/53 Pamięci
RAS
Adres
CAS
R
•Odświeża się cały wiersz podczas pojedynczego odczytu
•CAS przed RAS
Jeśli CAS jest ustawiany w stan niski (aktywny) przed sygnałem RAS to pamięć DRAM ignoruje adres podany na magistrali adresowej i używa swojego wewnętrznego licznika odświeżeń aby odświeżyć kolejny wiersz
Pamięci DRAM – Fast Page Mode
36/53 Pamięci
R C
RAS
CAS
Adres
Hi - Z Q
C C
• Zapewnia przyśpieszenie odczytu/zapisu
DDR SDRAM – Double Date Rate
38/53 Pamięci
•Transfer danych następuje 2 razy na takt zegara – na narastające i opadające zbocze
•Komendy akceptowane są co takt zegara (w pierwszym przybliżeniu) i są podobne jak dla SDRAM
•Obniżono napięcie zasilania z 3.3V (SDR SDRAM) na 2.5V (DDR)
•Szybkość transmisji: 2(DDR) * 8 (bajtów) *f
DDR2
39/53 Pamięci
•Transfer danych na narastającym i opadającym zboczu (błędem jest twierdzenie że 4 razy na takt zegara)
•Częstotliwość wewnętrzna pamięci 2 razy mniejsza od częstotliwości magistrali zewnętrznej – dlatego podczas jednego odczytu z pamięci wewnętrznej odczytywane są 4 bity, które są kolejno transferowane pojedynczo
•Obniżone napięci zasilania na 1.8V
•Aby osiągnąć wyższą wydajność od pamięci DDR pamięci DDR2 są taktowane wyższą częstotliwością
•Pamięci te mają większe opóźnienie (latency), np. Dla DDR typowe to 2 do 3, dla DDR2 typowe to 4 do 6 taktów zegara – opóźnienie to jest częściowo rekompensowane większą częstotliwością taktowania
DDR3
40/53 Pamięci
•Częstotliwość wewnętrzna pamięci 4 razy mniejsza od częstotliwości zewnętrznej – dlatego podczas jednego odczytu wewnętrznego czytanych jest 8 bitów, które z kolei są transmitowane pojedynczo w 4 taktach zegara
•Zwiększono częstotliwość taktowania
•Zwiększono opóźnienie (latency)
•Zmniejszono napięcie zasilania do 1.5V
Pamięci Rambus
45/53 Pamięci
Technologia bardzo szybkich interfejsów. Rambus Direct RAM zaprojektowano by zastąpić miejsce SDRAM i zakwestionowała używanie DDR RAM jako standardowej pamięci w komputerach.
FIFO – First In First Out
47/53 Pamięci
Wejście: A, B, - ,C, - , D, E
Wyjście: - , A, - , B, - , - , C, - , D , E
Pamięć dwuportowa
Licznik wyjściowy
Licznik wejściowy
We Wy
empty
full
LIFO – Last In First Out
48/53 Pamięci
Wejście: A, B, - ,C, - , D, E
Wyjście: - , B, - , C, - , - , E, - , D , A
Pamięć dwuportowa
Licznik wyjściowy
Licznik wejściowy
We Wy Stos
Pamięci CAM - Content Adressable Memory
49/53 Pamięci
Podajemy wartość danej a pamięć CAM zwraca adres (lub adresy) pod którymi znajduje się podane dana.
W konsekwencji należy przeszukać całą pamięć aby otrzymać adres pod którym znajduje się podana dana
W wolnej chwili...
„Podstawy elektroniki cyfrowej” J. Kalisz
„Pracownia podstaw techniki cyfrowej”, W. Głodzki, L.Grabowski
http://www.fpga.agh.edu.pl/tc/tc_pliki/Pamieci.ppt
http://fpga.elektro.agh.edu.pl/fpga_files/Dydaktyka/TC/TC_2010_13.pdf
http://galaxy.uci.agh.edu.pl/~jamro/tc/pam_teoria.zip
50/53 MODULACJA QPSK