(Microsoft PowerPoint - 1. Uklady cyfrowe - rola i zastosowanie [tryb ...

Paweł Tomaszewicz, dr in Ŝ[email protected]

tomaszewicz.zpt.tele.pw.edu.pl

1

dr inŜ. Paweł Tomaszewiczdr inŜ. Paweł Tomaszewiczdr inŜ. Paweł Tomaszewiczdr inŜ. Paweł TomaszewiczInstytut TelekomunikacjiInstytut TelekomunikacjiInstytut TelekomunikacjiInstytut TelekomunikacjiPolitechnika WarszawskaPolitechnika WarszawskaPolitechnika WarszawskaPolitechnika Warszawska

HDL

Materiały do wykładu od:Mariusz Rawski, dr in Ŝ[email protected]/~rawski/

. . . Rok 1847. . . Rok 1847. . . Rok 1847. . . Rok 1847

George Boole

"The Mathematical Analysis of Logic"

2


HDL

..algebra sygnałów binarnych ( algebra boolowska)

Prawie 50 lat temu...Prawie 50 lat temu...Prawie 50 lat temu...Prawie 50 lat temu...

Jack Kilby z Texas Instrumentszbudował pierwszy układ scalony

3


HDL

. . . 2007 obecnie. . . 2007 obecnie. . . 2007 obecnie. . . 2007 obecnie

4


HDL

UKŁAD CYFROWY

Struktury scaloneStruktury scaloneStruktury scaloneStruktury scalone

5


HDL

Telefonia komórkowa Usługi szerokopasmowe (wideo na Ŝądanie, wideokonferencje, szybki dostęp do Internetu,

Kompresja obrazów Kompresja sygnałów audio i mowy ludzkiej

Rozpoznawanie mowy Kryptografia

DSP w teleinformatyceDSP w teleinformatyceDSP w teleinformatyceDSP w teleinformatyce

6


HDL

Internetu, e-commers, e-banking, podpis elektroniczny, telepraca, telenauczanie)

Kryptografia

UKŁAD CYFROWY

. . . Rozwój technologii. . . Rozwój technologii. . . Rozwój technologii. . . Rozwój technologii

ASIC

PLD

7


HDL

układy programowaneprzez uŜytkownika

(PLD)

układy projektowaneprzez uŜytkownika

(semi-custom)

układy zamawianeprzez uŜytkownika

(full-custom)

PLD

Jak było do niedawna? Jak było do niedawna? Jak było do niedawna? Jak było do niedawna?

układy projektowaneprzez uŜytkownika

(semi-custom)

Do niedawna uŜytkownik mógł wykorzystać:

układy SSI (Small-Scale Integrated) lub MSI (Medium-Scale Integrated) do implementacji względnie małego układu logicznego za

8


HDL

(semi-custom)układy zamawianeprzez uŜytkownika

(full-custom)

ASIC

względnie małego układu logicznego za pomocą wielu układów scalonych albo VLSI (Very Large-Scale Integrated) do implementacji bardziej złoŜonych systemów

jedną z technologii full-custom lub semi-custom do realizacji wyspecjalizowanych układów

Jak było do niedawna? c.d.Jak było do niedawna? c.d.Jak było do niedawna? c.d.Jak było do niedawna? c.d.

y = x1x2x3 + x1x3 + x2x3

9


HDL

Co moŜna dziś? (lata ‘80) Co moŜna dziś? (lata ‘80) Co moŜna dziś? (lata ‘80) Co moŜna dziś? (lata ‘80)

MATRYCA OR(PROGRAMOWALNA)

D C B A

y = x1x2x3 + x1x3 + x2x3

x1 x2 x3

10


HDL

Q3 Q2 Q1 Q0

MATRYCA AND(PROGRAMOWALNA)

y

Co moŜna dziś? c.d. Co moŜna dziś? c.d. Co moŜna dziś? c.d. Co moŜna dziś? c.d.

FPLD

Obecnie dostępna jest inna moŜliwości tworzenia systemów cyfrowych

UKŁADY PROGRAMOWALNE

Układy posiadające moŜliwość

11


HDL

układy programowaneprzez uŜytkownika

(PLD)

PLD

Układy posiadające moŜliwość reprogramowania i rekonfiguracji. Osiągają pojemność pozwalającą realizować w jednym układzie systemy o złoŜoności setek tysięcy bramek „Fabryka na biurku”

Co moŜna dziś? c.d. (lata ‘90) Co moŜna dziś? c.d. (lata ‘90) Co moŜna dziś? c.d. (lata ‘90) Co moŜna dziś? c.d. (lata ‘90)

12


HDL

Synteza strukturalna (najprostsze Synteza strukturalna (najprostsze Synteza strukturalna (najprostsze Synteza strukturalna (najprostsze ujęcie)ujęcie)ujęcie)ujęcie)

Licznik

Rejestr

Bloki

Funkcjonal

13


HDL

Odwzorowanie technologiczneNajpierw składamy układ z bloków funkcjonalnych

alne

KomputeroweKomputeroweKomputeroweKomputerowe projektowanieprojektowanieprojektowanieprojektowanie…

SPECYFIKACJAFUNKCJONALNA

(HDL)

SYNTEZAFUNKCJONALNA

SIEĆLOGICZNA

OPTYMALIZACJALOGICZNA

14


HDL

FUNKCJONALNA

OPIS RTL

TRANSLACJESPECYFIKACJI

LOGICZNA

ODWZOROWANIETECHNOLOGICZNE

SYNTEZAFIZYCZNA

BIBLIOTEKAKOMÓREK

… projektowanie jest proste… projektowanie jest proste… projektowanie jest proste… projektowanie jest proste

Język opisusprzętu

Synteza

Ograniczeniaprojektowe

15


HDL

Syntezaautomatyczna

FLEX

Systemy CADSystemy CADSystemy CADSystemy CAD

Specyfikacja HDL

Synteza funkcjonalna

Niestety tradycyjne procedury syntezy nie są w stanie

sensownie przetworzyć milionów bramek w zamierzenia

konstruktora

16


HDL

Synteza logiczna

Odwzorowanie technologiczne

FPGAFPGAFPGAFPGA

Nowoczesna synteza logicznaNowoczesna synteza logicznaNowoczesna synteza logicznaNowoczesna synteza logiczna

Synteza dwupoziomowa

Synteza

1984 (Espresso)

17


HDL

Synteza wielopoziomowa

Synteza matryc

PLA 1990

Minimalizacja symboliczna

Dekompozycja funkcjonalna

1995 ??

Problem w tym, Ŝe najnowsze procedury syntezy logicznej nie s ą

jeszcze wbudowane do komercyjnych systemów projektowania układów

cyfrowych

18


HDL

Komercyjne systemy projektowania nie nadąŜają za rozwojem technologii.

Uniwersyteckie Systemy Syntezy Logicznej:niewygodne do bezpo średniego projektowania, ale…

Dlatego powstaj ą

Systemy komercyjne i uniwersyteckie

19


HDL

ale……generuj ą wyniki niekiedy 10-krotnie

lepsze

I to jest główn ą przyczyn ą tego, Ŝe wykład ten wbrew obiegowej opinii – ma ogromne znaczenie dla praktyki projektowania układów cyfrowych

Eksperyment z algorytmem DESEksperyment z algorytmem DESEksperyment z algorytmem DESEksperyment z algorytmem DES

W eksperymencie tym porównamy wyniki syntezy uzyskiwane w komercyjnym systemie projektowania układów cyfrowych (MAX+PLUSII) z wynikami

Jakie będą efekty ??

20


HDL

(MAX+PLUSII) z wynikami uzyskanymi przy wspomaganiu tego systemu – nie stosowanymi jeszcze w systemach komercyjnych – procedurami dekompozycji funkcjonalnej.

Jakość projektu ...Jakość projektu ...Jakość projektu ...Jakość projektu ...

We/wy

Komórka logiczna

21


HDL

... określa liczba zajętych komórek, takŜe maks. częstotliwość

We/wy

Kanały połączeniowe

Schemat blokowy rundy Schemat blokowy rundy Schemat blokowy rundy Schemat blokowy rundy algorytmu DESalgorytmu DESalgorytmu DESalgorytmu DES

Runda

ERS1

S2

S3

22


HDL

KS4

S5

S6

S7

S8

P

L

Operacja podstawienia w DESOperacja podstawienia w DESOperacja podstawienia w DESOperacja podstawienia w DES

23


HDL

Wyniki syntezy SWyniki syntezy SWyniki syntezy SWyniki syntezy S----Boxów Boxów Boxów Boxów

MAX+Plus II

S1 S2 S3 S4 S5 S6 S7 S8

Liczba komórek log.

55 74 77 80 68 73 77 81

Max. opóźnienie [ns]

28,1 31,6 33,5 34,0 28,4 30,4 34,3 31,4

S1 S2 S3 S4 S5 S6 S7 S8

Liczba komórek

24


HDL

MAX+Plus II+ DEMAIN

Liczba komórek log. 25 20 22 24 25 22 23 23

Max. opóźnienie [ns] 19,5 17,2 16,7 19,0 19,0 19,4 17,7 17,6

Ponad 3 krotna redukcja komórek logicznych

585 184

Znaczenie praktyczne ...Znaczenie praktyczne ...Znaczenie praktyczne ...Znaczenie praktyczne ...

Ciekawe jak to wpływa na realizacj ę całego

projektu

25


HDL

ImplementacjaImplementacjaImplementacjaImplementacja algorytmu algorytmu algorytmu algorytmu DESDESDESDES

AlteraAltera709 komórek logicznych

P = 28,8 MHz / 16 x 64 bits = 115 Mbit/s

26


HDL

P = 28,8 MHz / 16 x 64 bits = 115 Mbit/s

Altera + DEMAINAltera + DEMAIN296 komórek logicznych

P = 51,5 MHz / 16 x 64 bits = 206 Mbit/s

Podział układów cyfrowych Podział układów cyfrowych Podział układów cyfrowych Podział układów cyfrowych

Układy cyfrowe

Układy programowa lne

ASIC Full CustomLogika standardowa

TTL74XX

GateArrays

FPGA

CPLD

PLD

CMOS4XXX

StandardCell

Procesory

RAM

27


HDL

CPLD

Full CustomStandard CellUkłady programowalne

Mechanizmy programowaniaMechanizmy programowaniaMechanizmy programowaniaMechanizmy programowania

Istnieją trzy główne techniki umoŜliwiające realizację programowalnych połączeń układów FPLD:

SRAM,

EPROM,

28


HDL

EPROM,

Antifuse.

Cechy tych programowalnych przełączników, takie jak rozmiar, ulotność, technologia wytwarzania, opór przewodzenia i pojemność określają większość cech architektur FPLD

tranzystor EPROM

Mechanizmy programowania cdMechanizmy programowania cdMechanizmy programowania cdMechanizmy programowania cd

Technologia1.2 µm CMOS

Ulotno śćReprogramowalno ść

RozmiarOporno ść

[Ω]Pojemno ść

[fF]

Dodatkowe etapy procesu wytwarzania

SRAMw systemie

duŜy 0.5 – 2 K 10 – 20 0

bezpiecznik

29


HDL

Antifuse

bezpiecznik – mała

tranzystor programowalny

– duŜa

50 – 600ok. 1.1

lub 5

3

EPROM mały 2 – 4 K10 – 20

3

EEPROMw systemie

2× EPROM 2 – 4 K10 – 20

> 5

Struktury programowalne Struktury programowalne Struktury programowalne Struktury programowalne

LAB

LAB

LAB

LAB

LAB

LAB

LAB

LAB

I/O Control Block

I/O I/O

MAKROKOMÓRKIStruktura układów MAX

30


HDL

LAB LABLAB LAB

LAB

LAB

LAB

LAB

LAB

LAB

LAB

LAB

I/O Control Block

I/OControlBlock

I/OControlBlock

PIA

Struktury programowalne c.d.Struktury programowalne c.d.Struktury programowalne c.d.Struktury programowalne c.d.

Frominputs

FromPIA

ExpanderProduct

I/O andMacrocell

I/O OUTPUT ENABLESYST EM CLOCK

PRESET

ARRAY CLOCK

CLEAR

D QP

C

TOI/O

CONTR OLBLOCK

Logic Array Block

31


HDL

inputs PIA ProductTerms

MacrocellFeedback

ANDArray

macrocell

8

macrocell

8

macrocell

8

PLD

Struktury programowalne c.d.Struktury programowalne c.d.Struktury programowalne c.d.Struktury programowalne c.d.

I/O Element(IOE)

Logic Element(LE)

EmbeddedArrayBlock

Fast TrackInterconnect

IOE IOE IOE IOE IOE IOE

IOE

IOE

IOE

IOE

Struktura układów FLEX

32


HDL

LogicArray

(LE)

Logic Array Block(LAB)

Block

EmbeddedArrayBlock

IOE IOE IOE IOE IOE IOE

IOE

IOE

IOE

IOE

DATA1DATA2DATA3DATA4

Cascade In

Carry IN

PresetClearClock

Look-UpTable(LUT)

Carry Chain

CascadeChain

PR

CLR

Q

Cascade Out

LE Out

Carry Out

ProgrammableRegister

Cechy układów FPLDCechy układów FPLDCechy układów FPLDCechy układów FPLD

SzybkośćSzybkośćSzybkośćSzybkość działaniadziałaniadziałaniadziałania – ponad 200 MHz, znacznie

więcej niŜ SSI i MSI lecz mniej niŜ w układach specjalizowanych.

Powód:Powód:Powód:Powód: programowalność – programowalne połączenia wprowadzają dodatkową rezystancję zaś punkty programowalne dodatkową pojemność.

33


HDL

programowalne dodatkową pojemność.

Pomimo tych niedogodności szybkość układów jest wystarczająca dla większości zastosowań.Wprowadza się ponadto specyficzne mechanizmy niwelujące te mankamenty w sytuacjach wymagających duŜych szybkości

Cechy układów FPLD c.d. Cechy układów FPLD c.d. Cechy układów FPLD c.d. Cechy układów FPLD c.d.

PojemnośćPojemnośćPojemnośćPojemność – nawet ok. 1 mln bramek w jednym

układzie, znacznie więcej niŜ SSI i MSI lecz mniej niŜ w układach specjalizowanych.

Powód:Powód:Powód:Powód: programowalność – mechanizmy zapewniające programowalność wprowadzają pewną nadmiarową logikę, która nie moŜe być wykorzystana przez uŜytkownika.

34


HDL

która nie moŜe być wykorzystana przez uŜytkownika.

JednakŜe duŜa część powierzchni krzemu nawet w układach ASIC nie moŜe być wykorzystana z powodu konieczności zapewnienia powierzchni połączeniowych z końcówkami układu scalonego. Wykorzystanie tej traconej powierzchni dla zaimplementowania mechanizmów programowalności moŜe sprawić, Ŝe nadmiar ten będzie mniejszy.


Czas realizacji projektuCzas realizacji projektuCzas realizacji projektuCzas realizacji projektu – kilka dni lub tygodni w

porównaniu do kilku tygodni a zazwyczaj miesięcy dla układów ASIC.

Powód:Powód:Powód:Powód: programowalność – czas projektowania systemu z wykorzystaniem układów FPLD ogranicza się w zasadzie do opracowania projektu z wykorzystaniem odpowiednich

35


HDL

opracowania projektu z wykorzystaniem odpowiednich systemów CAD do projektowania na wysokim poziomie abstrakcji, które to systemy dostępne są praktycznie dla kaŜdego.

Na czas realizacji projektu składa się więc jedynie czas potrzebny na prototypowanieprototypowanieprototypowanieprototypowanie i symulacjesymulacjesymulacjesymulacje podczas, gdy inne fazy, w tym bardzo czasochłonna faza generacji testów, przygotowania maski, produkcji struktury krzemowej, pakowania i testowania są pomijane.


Czas prototypowania i symulacjiCzas prototypowania i symulacjiCzas prototypowania i symulacjiCzas prototypowania i symulacji – podczas, gdy proces wytwarzania układów ASIC trwa tygodnie a nawet miesiące od momentu ukończenia projektu do momentu dostarczenia gotowego produktu, w przypadku układów FPLD wymaga to jedynie czasu na opracowanie projektu.

Powód:Powód:Powód:Powód: programowalność – modyfikacje mogą być łatwo

36


HDL

Powód:Powód:Powód:Powód: programowalność – modyfikacje mogą być łatwo wprowadzane w trakcie procesu projektowania znacznie skracając tzw. czas time-to-market.

Układy FPLD zapewniają niskie koszty prototypowania, zaś układy ASIC zapewniają niski koszt masowej produkcji. To sprawia, Ŝe często proces prototypowania wykonuje się w układach FPLD zaś dla duŜych serii przenosi się projekt na platformę ASIC.


Czas wytwarzaniaCzas wytwarzaniaCzas wytwarzaniaCzas wytwarzania – wszystkie układy scalone muszą

być poddane procesowi testowania; proces ten jest inny dla kaŜdego projektu układu scalonego; w przypadku układów FPLD program testowy dla jednego układu scalonego jest taki sam dla wszystkich projektantów i uŜytkowników wykorzystujących ten układ.

37


HDL

Powód:Powód:Powód:Powód: powtarzalność struktury – raz opracowany test dla danego rodzaju układu FPLD moŜe być stosowany dla wszystkich układów danej rodziny.

UŜytkownik nie musi tworzyć testu dla kaŜdego specyficznego projektu, poniewaŜ testy opracowane przez producenta układów zapewniają poprawne realizację kaŜdego projektu uŜytkownika. Raz zweryfikowany układ moŜe być produkowany w dowolnej ilości jako przetestowany układ.


Łatwość modyfikacjiŁatwość modyfikacjiŁatwość modyfikacjiŁatwość modyfikacji – zamiast dopasowywać układ poprzez proces fabrykacji w przypadku układów FPLD moŜna to zrobić poprzez elektryczne modyfikacje.

Powód:Powód:Powód:Powód: programowalność – funkcja układu moŜe być zmieniana poprzez zmianę programu konfigurującego.

38


HDL

Przeprogramowanie układu FPLD wymaga zaledwie milisekund. Proces ten moŜe być czasami przeprowadzony nawet bez wyjmowania układu z systemu (programowanie w systemie). W przypadku układów ASIC kaŜda zmiana wymaga przeprowadzenia na nowo całego procesu fabrykacji.


Niskie ryzyko Niskie ryzyko Niskie ryzyko Niskie ryzyko – podobnie jak w przypadku układów SSI i MSI projektant ponosi małe ryzyko związane z procesem projektowania.

Powód:Powód:Powód:Powód: programowalność – ten sam układ moŜe być wielokrotnie wykorzystywany do realizacji róŜnych funkcji i być uŜyty w róŜnych projektach.

39


HDL

być uŜyty w róŜnych projektach.

W przypadku układów FPLD jest inaczej niŜ przy wykorzystaniu układów ASIC, których funkcjonalność jest na stałe ustalona. To sprawia, Ŝe decyzje o wielkości serii układów ASIC muszą być przemyślane juŜ przed datą udostępnienia układów.


KosztKosztKosztKoszt – układy FPLD najlepiej wykorzystać do celów prototypowania i małych serii zaś dla duŜych serii najlepiej wykorzystać układy ASIC.

Powód:Powód:Powód:Powód: programowalność – niŜszy koszt związany z tworzeniem projektu i modyfikacjami, jednakŜe większa powierzchnia krzemu i mniejsza pojemność zwiększają

40


HDL

powierzchnia krzemu i mniejsza pojemność zwiększają koszty wytwarzania.

Technologia FPLD jest opłacalne przy seriach nie większy niŜ kilka czy kilkanaście tysięcy układów. Dla serii większych naleŜy wykorzystywać układy ASIC.

Układy FPLD vs. ASIC Układy FPLD vs. ASIC Układy FPLD vs. ASIC Układy FPLD vs. ASIC

Pojemność,Szybkość, ASIC

Full Custom

41


HDL

Szybkość,ZłoŜoność,Koszt

Koszt projektu, Czas implementacji projektu

PLD

CPLDFPGA

ASIC

Obszary zastosowań układów FPLD Obszary zastosowań układów FPLD Obszary zastosowań układów FPLD Obszary zastosowań układów FPLD

Logika scalająca (Logika scalająca (Logika scalająca (Logika scalająca (glue logic)glue logic)glue logic)glue logic)

Szczególnie w początkowym okresie wykorzystywane do zastępowania logiki scalającej składającej się z wielu modułów, takich jak:

dekodery, rejestry, Standardowy

Adres

Dane

Dekoderyadresu

Interfejs pamięci

Interfejs wyświetlacza

42


HDL

rejestry, automaty FSM.

Typowym przykładem są interfejsy dla mikroprocesorów i mikrokontrolerów umoŜliwiające współpracę z innymi podsystemami takimi, jak pamięci czy układy peryferyjne....

Standardowymikroprocesor

uP

Dane

Sterowanie

Multipleksery

Rejestry UART

A/D i D/Akontroler

wyświetlacza

FPLD

Obszary zastosowań cd. Obszary zastosowań cd. Obszary zastosowań cd. Obszary zastosowań cd.

Akceleratory sprzętoweAkceleratory sprzętoweAkceleratory sprzętoweAkceleratory sprzętoweDla wielu zastosowań układy FPLD pozwalają na osiągnięcie wydajności znacznie przewyŜszającej tą oferowaną przez mikroprocesory tradycyjne lub sygnałowe. Jest to moŜliwe szczególnie wtedy, gdy istnieje szansa zastosowania obliczeń równoległych.Akceleratory wykorzystuje się w przetwarzaniu:

grafiki,

43


HDL

grafiki, dźwięku,

sekwencji wideo.Zalety FPLD: realizacja róŜnych funkcjiw tym samym sprzęcie,

łatwość modernizacji, łatwość rozbudowy o nowe funkcje

Standardowymikroprocesor

uP

Adres

Dane

Sterowanie

Moduł kontrolidostępu do

pamięci obrazu

Generatoradresów

Koprocesorgraficzny

Pemięćdanych

Pemięćwyników

FPLD

Obszary zastosowań cd. Obszary zastosowań cd. Obszary zastosowań cd. Obszary zastosowań cd.

Niestandardowe systemy przetwarzania danychNiestandardowe systemy przetwarzania danychNiestandardowe systemy przetwarzania danychNiestandardowe systemy przetwarzania danychCzęsto złoŜone systemy i algorytmy mogą być przedstawione z wykorzystaniem koncepcji przepływu danych (dataflow) i zrealizowane jako ścieŜka przetwarzania danych kontrolowana własnym układem sterującym.Obszary zastosowań: przetwarzanie sygnałówcyfrowych i obrazu,

Układ sterowania

Wejścia

44


HDL

cyfrowych i obrazu, sieci neuronowe, inne obliczeniowo

skomplikowane algorytmy.Zalety FPLD: opłacalne w przypadkumałych serii,

łatwość opisu w języku HDL.

ŚcieŜkadanych

WyjściaFPLD

Obszary zastosowań Obszary zastosowań Obszary zastosowań Obszary zastosowań cdcdcdcd. . . .

Wirtualny sprzętWirtualny sprzętWirtualny sprzętWirtualny sprzętDzięki rekonfigurowalności zasoby sprzętowe na Ŝądanie uŜytkownika mogą wykonywać róŜne zadania. Postrzega on wtedy zasoby jako większe niŜ są one w rzeczywistości.

aplikacja główna +sprzęt rekonfigurowalnyróŜne konfiguracje

System zarz ądzaj ący

45


HDL

róŜne konfiguracjezasobów przechowywanew pamięci konfiguracji,

ładownie konfiguracjipotrzebnej w danej chwili,

Pamięć konfiguracji

Konfiguracja 1

Konfiguracja 4

Konfiguracja 5

Konfiguracja 2

Konfiguracja 3(aktywna)

FPLD

Obszary zastosowań Obszary zastosowań Obszary zastosowań Obszary zastosowań cdcdcdcd. . . .

Obliczenia rekonfigurowalneObliczenia rekonfigurowalneObliczenia rekonfigurowalneObliczenia rekonfigurowalneSystemy realizujące jądra procesorów opracowane przez uŜytkownika, którychzestaw instrukcji i architektura jądra moŜe być modyfikowana w zaleŜności od potrzeb uruchamianego oprogramowania.

Zestaw i nstrukcji wykonyw anych zwykorzystaniemjądra proceso ra

Procesor z modułem steru j ącym

i zestawem instrukcji

podstawowych

int main () flat flag; prinf(); fft(flag); ...

FPLD

46


HDL

wymagana dynamicznadynamicznadynamicznadynamiczna rekonfigurowalność nie konkurują z wydajnością procesorów dedykowanych, ale udostępniają platformę z optymalnym podziałem funkcji między sprzęt i oprogramowanie

Zalety: połączenie elastyczności oprogramowania z wydajnością sprzętu dodatkowe moduły funkcjonalne połoŜone blisko jądra procesora –szybka komunikacja

kosynteza sprzętowo/programowa

FPLD

Projektowanie z wykorzystaniem Projektowanie z wykorzystaniem Projektowanie z wykorzystaniem Projektowanie z wykorzystaniem FPLDFPLDFPLDFPLD

Układy FPLD udostępniają zasoby składające się z identycznych komórek logicznych (logic cells) i mechanizmy łączenia ich ze sobą.

Wielkość dostępnych zasobów i złoŜoność projektów realizowanych w układach wymagają narzędzi umoŜliwiających translację funkcji zadanych przez uŜytkownika w sieć zbudowaną z komórek

47


HDL

uŜytkownika w sieć zbudowaną z komórek logicznych i programowalnych połączeń formującą docelowy projekt.

Oprogramowanie umoŜliwia automatyczną translację projekt dla róŜnych architektur FPLD.

Systemy projektowe integrują róŜne etapy projektowania w jednolite środowisko projektowe.

Projektowanie z wykorzystaniem Projektowanie z wykorzystaniem Projektowanie z wykorzystaniem Projektowanie z wykorzystaniem FPLD FPLD FPLD FPLD cdcdcdcd....

Systemy umoŜliwiają projektowanie na wysokim poziomie abstrakcji, ale jednocześnie umoŜliwiają projektantowi analizowanie fizycznego rozmieszczenia projektu w układzie FPLD a nawet zmianę szczegółów projektu na najniŜszym

48


HDL

szczegółów projektu na najniŜszym bramkowym poziomie abstrakcji.

System projektowania umoŜliwia: opis projektu, translację opisu w celu realizacji projektu,weryfikację projektu, programowanie układu, powtórne wykorzystanie projektów (reusability)

Etapy procesu projektowaniaEtapy procesu projektowaniaEtapy procesu projektowaniaEtapy procesu projektowania

49


HDL

Etapy procesu projektowania Etapy procesu projektowania Etapy procesu projektowania Etapy procesu projektowania cdcdcdcd....

Koncepcja systemucyfroweg o

Opis projektu:- schemat- opis HDL

Symulacja funkcjonalna- weryfik acja pop rawności- ewentualne oszacowanie paramertów czasowych

Symulacja czasowa- parametry czas owe po etapie rozlokaowania logiki w układzie

Weryfikacj a w systemie- analiza współpracy z innymi elementami sprzetowy mi I oprogramowaniem

Weryfikacj a projektu

Programowanie układu

Implementacja:- transformacja opisu- synteza logiczna- partitioning/fitting- ruting- plik programujący

FLEX

Opis projektu

Projekt układu moŜe być podany w formie schematugraficznego lub w postaci pliku tekstowego zawierającego zapis w jednym z języków opisu sprzętu HDL. Wśród projektantów występuje spór o to, która z metod jest lepsza.

50


HDL

Jakie moŜliwości ma projektant: modelowanie układu zarówno na poziomie strukturalnym

(sprzętowym) jak i behawioralnym (funkcjonalnym), megafunkcje, repliki układów cyfrowych (np. serii 74XX), produkty wirtualne, jako uniwersalne i sparametryzowane bloki

konstrukcyjne do tworzenia złoŜonych systemów.










FLEX

Implementacja projektu

Etap obejmuje: translacje opisu wysokopoziomowego (np. HDL) na opis niskiego

poziomu (np. równania boolowskie) – umoŜliwia dalsze przetwarzanie projektu przez narzędzia optymalizujące,

51


HDL

synteza logiczna – optymalizacja projektu pod względem zajętości zasobów, szybkości systemu, poboru mocy, itd.,

odwzorowanie technologiczne – realizacja zoptymalizowanych równań przy wykorzystaniu dostępnych bloków budulcowych,

partitioning – ewentualny podział projektu na części, fitting – znalezienie najlepszego rozmieszczenia bloków budulcowych

z uwzględnieniem dostępnych zasobów, generacja pliku programującego.










FLEX

Weryfikacja projektu

Weryfikacja projektu odbywa się na róŜnych etapach przetwarzania projektu. symulacja funkcjonalna – zweryfikowanie poprawności logicznej

projektu, przeprowadzana przed etapem podziału (partitioning) i

52


HDL

rozmieszczenia (fitting) symulacja czasowa – po etapie podziału i rozmieszczenia system

uzupełnia informacje o projekcie o dane na temat zaleŜności czasowych, co umoŜliwia dokładne przeanalizowanie projektu pod względem niepoŜądanych efektów związanych z opóźnieniami wprowadzanymi przez rzeczywiste struktury cyfrowe,

weryfikacja w systemie umoŜliwia przetestowanie układu w warunkach w jakich będzie on rzeczywiście pracował.










FLEX


Po stworzeniu pliku programującego układ jest konfigurowany i natychmiast gotowy do pracy.

Większość technologii programowalnych wymaga odpowiedniego urządzenia programującego.

53


HDL

urządzenia programującego. Układy programowane w systemie nie muszą wykorzystywać

fizycznego urządzenia programującego a wymagają jedynie pewnych inteligentnych mechanizmów umoŜliwiający załadowanie konfiguracji do układu bez konieczności wyjmowania go z systemu, a nawet bez konieczności wyłączania systemu.

Tego typu konfiguracja moŜliwa jest przy wykorzystaniu mikroprocesora, mikrokontrolera, czy złącza JTAG.

Układy reprogramowalne oraz języki opisu sprzętu stały się postawą koncepcji produktu wirtualnego - systemu, funkcji lub układu, który nie istnieje w rzeczywistości materialnej, ale potencjalnie moŜe być zrealizowany w kaŜdej chwili.

Rynek własno ści intelektualnej IP

Technika produktów wirtualnych Technika produktów wirtualnych Technika produktów wirtualnych Technika produktów wirtualnych

54


HDL

Rynek własno ści intelektualnej IP(Intellectual Property) zawartej w układach zaprojektowanych i oferowanych do sprzedaŜy w postaci kodów źródłowych języków HDL.

- ALTERA MEGAFUNCTIONPARTNERS PROGRAM

- XILINX ALLIANCE CORE- COMMON LICENSE

- TILAB- inSILICON CORPORATION- SIBER CORE TECHNOLOGIES- DIGITAL COMMUNICATION

Firmy i stowarzyszeniaFirmy i stowarzyszeniaFirmy i stowarzyszeniaFirmy i stowarzyszenia

projektujące wirtualne układy dla urządzeń projektujące wirtualne układy dla urządzeń projektujące wirtualne układy dla urządzeń projektujące wirtualne układy dla urządzeń reprogramowalnychreprogramowalnychreprogramowalnychreprogramowalnych

55


HDL

- COMMON LICENSE CONSORTIUM- IP CATALYST PROGRAM- EXEMPLAR LOGIC-VENDORINCENTIVE PROGRAM (VIP)

- D & R DESIGN-REUSE.

- DIGITAL COMMUNICATION TECHNOLOGIES

- ARC CORES- VIRTUAL IP GROUP INC.- IP SEMICONDUCTORS- ALCATEL TECHNOLOGY

LICENSING

W Polsce: - Evatronix

Oferta IP dla potrzeb DSPOferta IP dla potrzeb DSPOferta IP dla potrzeb DSPOferta IP dla potrzeb DSP

Digital Signal ProcessingDigital Signal ProcessingDigital Signal ProcessingDigital Signal Processing• Building Blocks• Correlators• Demodulation• DSP Processors• DSP ProtoType & Development Hardware

Math FunctionsMath FunctionsMath FunctionsMath Functions

• Accumulators

• Adders & Subtracters

• Arithmetic & Logic Unit

• Comparators

56


HDL

• DSP ProtoType & Development Hardware Products

• Filters• Modulation• Transforms• Trig Functions

• Comparators

• Complementers

• Dividers & Reciprocal Functions

• Format Conversions

• Integrator

• Multipliers

• Square Root

•

57


HDL

58


HDL

59


HDL

Wyzwania i szanseWyzwania i szanseWyzwania i szanseWyzwania i szanse

Realizacje ró Ŝnych układów np. kryptograficznych, DSP, w strukturach PLD/FPGA (jako produkty własno ści intelektualnej), z zastosowaniem nowoczesnych metod syntezy logicznej, a w szczególno ści

60


HDL

a w szczególno ści

Uniwersyteckich Systemów Syntezy Logicznej,

to - ze wzgl ędu na dynamik ę rozwoju technologii mikroelektronicznych i metod komputerowej syntezy - szanse przede wszystkim dla aktualnie studiuj ących!

Struktury FPGA znalazłyStruktury FPGA znalazłyStruktury FPGA znalazłyStruktury FPGA znalazły

szczególne zastosowanie w układach cyfrowego przetwarzania sygnałów

61


HDL

Zastosowania ... od multimediów ....

do medycyny

Systemy CAD do projektowania Systemy CAD do projektowania Systemy CAD do projektowania Systemy CAD do projektowania układów programowalnychukładów programowalnychukładów programowalnychukładów programowalnych

62


HDL

63


HDL

64


HDL

(Microsoft PowerPoint - 1. Uklady cyfrowe - rola i zastosowanie [tryb ...

Documents

Transcript of (Microsoft PowerPoint - 1. Uklady cyfrowe - rola i zastosowanie [tryb ...