Post on 01-Mar-2019
Podstawowe rodzaje bramek
Bramka AOI - And- Or - Invers
Architektura niskopoziomowa20 lutego 2009
10:16
Architektura komputerów i sieci Strona 1
Bramka transmisyjna
jeśli g jest zwarte, to x jest zwierany z y-
Bufor trójfazowy
- można je ze sobą łączyć w szynę
prawa de Morgana - prawa przepychania kuleczek-układy kombinacyjne - realizują działania-
AND, OR, NOT �
NAND �
NOR�
przykłady: ○
system funkcjonalnie pełny - system bramek, z których można zbudować wszystko-
najprostsze w wykonaniu są bramki NAND i NOR-problem optymalizacji liczby bramek jest NP-trudny-
rozbijamy problem dodawania liczb n-bitowych na n dodawań jednobitowych○
najprostszy sumator jednobitowy ma 12 bramek NAND○
sumator czterobitowy48 bramek○
ścieżka krytyczna ma długość 9○
# ścieżka krytyczna - ilość bramek, przez którą maksymalnie przechodzi sygnał○
długość ścieżki krytycznej ma wpływ na szybkość działania sumatora○
w praktyce używa się sumatorów z szybkim generowaniem przeniesień - 36 bramek, ścieżka krytyczna
długości 4 (dla 4 bitów)
○
sumator szeregowy-
Multipleksery i demultipleksery
Architektura komputerów i sieci Strona 2
Pobrany wycinek ekranu: 2009-06-12; 13:17
multiplekser zwraca sygnał z zaadresowanego wejścia○
demultiplekser odwrotnie○
multipleksery i demultipleksery - służą generalnie do adresowania-
dodaje się bramki antyhazardowe○
# hazard - problem wynikający z szybkości w działaniu bramek powodujący, że dostajemy na wyjściu inną wartość
niż oczekiwana z analizy statycznej
-
Układy sekwencyjne# układ sekwencyjny - jego stan zależy nie tylko od wejścia, lecz również od historii-
Przerzutnik RS
synchroniczne□
asynchroniczne�
sekwencyjne○
Układ asynchroniczny
podział:-
Architektura komputerów i sieci Strona 3
przykład - przerzutnik RS-
w przerzutniku RS nie podaje się na wejściu <1,1> gdyż wówczas występuje hazard przy próbie powrotu ze stanu 00
do 01 albo 10 - nie wiadomo, co się ustawi
-
hazard w układach sekwencyjnych jest bardzo groźny, bo wprowadza w zły stan-
czas staje się dyskretny○
przykładem pamięć zatrzaskowa - przerzutnikD○
z tego powodu stosuje się układy synchroniczne, usuwające cały problem-
Ograniczenia budowy komputerów
nie da się zbudować bramki mającej dowolnie dużo wejść (fan in)○
im więcej jest bramek podłączonych do wyjścia tym układ działa wolniej�
nie da się podłączyć zbyt wiele bramek do wyjścia jednej bramki (fan out)○
konstrukcyjne-
dopuszczalny przedział wyjść jest niższy od przedział wejść○
mały pobór prądu - niskie napięcie zasilające - niskie poziomy dopuszczalnych zakłóceń○
marginesy zakłóceń i czasy propagacji-
Czas propagacji
Architektura komputerów i sieci Strona 4
# czas propagacji - czas pomiędzy zmianą stanu wejść a zmianą stanu wyjść-
Pobierana moc
Odprowadzanie ciepła
Architektura komputerów i sieci Strona 5
Architektura komputerów i sieci Strona 6
Kodowanie liczb całkowitych
Negacja arytmetyczna:
Reprezentacje bitowe27 lutego 2009
11:05
Architektura komputerów i sieci Strona 7
Sens używania U2
Przeniesienia i nadmiary
Porównywanie liczb w NKB i U2
Architektura komputerów i sieci Strona 8
Liczby zmiennoprzecinkowe IEEE-754
wykorzystuje kodowania spolaryzowane-liczby zdenormalizowane wypełniają pusty przedział okołozerowy liczb znormalizowanych-
w wyniku porównywania można dostać "liczbę nieuporządkowaną" - gdy porównujemy Nana - ciężko wydobyć z
języków programowania
○
proste porównywanie - generalnie bit po bicie-
4 sposoby zaokrąglania liczb-
Architektura komputerów i sieci Strona 9
Ascii miał oryginalnie 127 znaków (7 bitów)-CR LF kodują koniec wiersza w Dosie, w Unixie LF-ISO 8859-2-EBCDID - 8 bitowy - wynalazek IBMa-
pierwsze 128 kodów jak w Ascii, później kody wszystkich znaków wymyślonych przez ludzkość○
łącznie ze znakami pisma klinowego○
UTF-
UTF-8 - kompresuje kody UTF-
Porządek bitów
MSB
(najbardziej znaczący)
LSB
(najmniej znaczący)
Porządek bajtów# cienkokońcówkowe (little-endian) - pod adresem o najmniejszej wartości najmniej znaczący bajt-# grubokońcówkowe (big-endian) - pod adresem o najmniejszej wartości najbardziej znaczący bajt-procesory x86 są cienkokońcówkowe-stare Maci grubokońcówkowe-# dwukońcówkowe (bi-endian) - jest bit kontrolny sprawdzający, z którą konwencją mamy do czynienia-numeracja bitów różna-automatyczne wyrównywanie danych przez kompilator-znaczenie ma kolejność deklarowania pól w typie-
Napisy6 marca 2009
10:18
Architektura komputerów i sieci Strona 10
Typowe rozmiary typów prostych
Architektura komputerów i sieci Strona 11
Architektury komputerów
Procesor
Architektura współczesnego komputera
Przegląd architektur12 czerwca 2009
12:55
Architektura komputerów i sieci Strona 12
Terminologia
Architektury typu Princeton i Harward
Architektura komputerów i sieci Strona 13
Architektury typu Princeton i Harward
tylko pamięć lokalna1)
jedna pamięć wspólna-do 16 procesorów-
SMP (Symetric Multi-Processing), UMA (Uniform Memory Acces)2)
ma powolny dostęp do pamięci kolegów
NUMA (Non-Uniform Memory Accces) - każdy procesor ma swoją pamięć, ale3)
COMA - (Cache Only Memory Archotecture) - każdy procesor ma tylko własną pamięć4)
pamięci architektur wieloprocesorowych:-
Mieszane modele pamięci
Architektura komputerów i sieci Strona 14
Architektura komputerów i sieci Strona 15
Systemy liczbowe w historii komputerów:
arytmetyka dziesiętna○
ENIAC, USA (1942)
zbalansowana arytmetyka trójkowa (-1, 0, 1)○
50 egzemplarzy○
Satun, ZSRR (1958)
w niektórych zastosowaniach finansowych kodowanie BCG
niekiedy inne potęgi dwójki stanowią podstawę systemu
Kodowania niedwójkowe
telekomunikacja
zwiększanie gęstości pamięci (pamiętanie kilku wartości w jednej komórce pamięci)
rejestry 16 bitowe
PC - program counter
SP - wskaźnik (wierzchołka) stosu
------------------------------------------------------------------------------------
Ładowanie danych
LD - ładowanie danych
Z8013 marca 2009
10:22
Architektura komputerów i sieci Strona 16
- ładowanie stałej do rejestru
Rejestry indeksoweprefiksowanie typowe dla procesorów intelowskich-
z akumulatora do komórki p
z komórki p do akumulatora
pod d umieszczamy jakąś stałą jeśli chcemy
Architektura komputerów i sieci Strona 17
Rejestry primowane
przełączają pomiędzy rejestrami primowanymi a zwykłymi-nie da się sprawdzić, które rejestry są które-
Rejestr znaczników
Operacje arytmetyczno-logiczne
Architektura komputerów i sieci Strona 18
wynik jest zapisywany w akumulatorze-
Operacje rotacji i przesunięć bitów
Operacje na adresach
operacja uwzględniająca bit przeniesienia
operacja uwzględniająca bit pożyczki
Architektura komputerów i sieci Strona 19
można wykonywać operacje stałoprzecinkowe na dowolnej liczbie bitów-
LD B,(adres)
LD C,(adres +1)
LD BC,(adres) jest równoważnej:
Architektura komputerów i sieci Strona 20
Skoki i podprogramy
Rozkazy warunkowe
Architektura komputerów i sieci Strona 21
Skoki względne
Architektura komputerów i sieci Strona 22
przez rejestry○
przez stos○
przekazywanie argumentów:-
kto czyści stos? procedura wołająca albo wołana-kolejność argumentów funkcji na stosie zależy od kompilatora-
Cykl pracy Z80
Przerwania
Zgłaszanie przerwań
Z80 cd27 marca 2009
10:18
Architektura komputerów i sieci Strona 23
Obsługa przerwań maskowalnych
Obsługa przerwań maskowalnych
Architektura komputerów i sieci Strona 24
istnieją też przerwania programowe-rejestry primowe zwykle wykorzystuje się do obsługi przerwań-
Wejście - wyjście
można korzystać z oddzielnej albo współdzielonej przestrzeni adresowej - w tym drugim przypadku urządzenia są
mapowane zwykłymi adresami pamięci
-
drutologia-ze względów konstrukcyjnych lepiej mieć pamięć wydzieloną - nie ma wtedy problemów z prędkością-można zbudować procesory bezrejestrowe - tak naprawdę stosowane wtedy, kiedy cała pamięć jest wbudowana w
procesor
-
mały zestaw rejestrów specjalizowanych1)
mały zestaw rejestrów uniwersalnych2)
duży zestaw rejestrów uniwersalnych3)
rozwój procesorów:-
bufor wierzchołka stosu - siedzi w procesorze - zarzucony ze wzrostem ilości cachu uniwersalnego w procesorze-stosowy zestaw rejestrów - zarzucony-
Tryby adresowania argumentów
Architektura komputerów i sieci Strona 25
System przerwań
Architektura komputerów i sieci Strona 26
Metody zwiększania wydajności
ograniczenia konstrukcyjne i technologiczne-wydzielanie ciepła-czas propagacji-
zwiększanie taktowania1)
problem z jednoczesnym odczytem i zapisem - rozwiązaniem jest architektura Harvard�
pobieranie instrukcji na zakładkę-
większa część programów to pętle, więc ich zawartość umieszczamy w cache'u�
kolejka (bufor) instrukcji-
przetwarzanie potokowe-zrównoleglanie wykonywanych instrukcji-
inne pomysły2)
zwiększanie szerokości danych-wielopoziomowe pamięci podręczne-pamięci umożliwiające pobieranie danych co jeden cykl zegara, a nawet dwa razy w jednym cyklu zegara-
nienadążanie wzrostu szybkości pamięci za wzrostem szybkości pracy procesora3)
Przetwarzanie potokowe
jak studenci na studiach-
zależność zasobu - dzielenie jest bardziej pracochłonne od dodawania-zależność danych - instrukcja potrzebuje wyniku pośredniego-zależność sterowania - instrukcja skoku-
Problemy:
Procesor3 kwietnia 2009
10:14
Architektura komputerów i sieci Strona 27
Architektura komputerów i sieci Strona 28
Zależności strukturalne
Zależności pomiędzy danymi:
ma fizycznie więcej rejestrów, niż widzi programista, więc procesor przydziela
rejestry tak, by optymalizować obliczenia (rozwiązuje problemy WAR i WAW)
rozwiązanie wielu problemów stanowi przemianowywanie rejestrów - procesor -w WAW problem dwukrotnej modyfikacji rejestru znaczników
Architektura komputerów i sieci Strona 29
rejestry tak, by optymalizować obliczenia (rozwiązuje problemy WAR i WAW)
RAW jest rozwiązywane częściowo przez data bypassing i data forwarding-
Zależności sterowania:
pobieranie docelowego rozkazu z wyprzedzeniem-
wymaga wielkiej ilości hardware'u-rzadko stosowane w praktyce-
równoległe przetwarzanie obu gałęzi programu-
większość programów ma masę pętli, w których wykonują się skoki�
zawsze następuje skok-
bywa�
nigdy nie następuje skok-
predykcja skoków (przewidywanie rozgałęzień)-
Architektura komputerów i sieci Strona 30
bywa�
do tego sprowadzają się poprzednie strategie�
każdy skok ma jednobitową informację o skoczności na podstawie statycznej analizy kodu lub narzędzi
analizujących przebieg programu dla danych testowych
�
decyduje kod instrukcji (kompilator)-
problem z włączającym i wyłączającymi się ifami�
jak przy ostatnim wykonaniu-
tablica historii skoków-
używane w starszych systemach, obecnie zastępuje cache-bufor pętli-
wykonujemy instrukcje, które tak czy siak się wykonają, a później wykonuje się skok-w gruncie rzeczy metoda stosowana rzadko ze względu na trudności programistyczne-
opóźnione rozgałęzianie-
Metody zrównoleglania
procesory superskalarne - wzrost wydajności w praktyce najwyżej dwukrotny, bo potoki stoją na ogół puste-
handlowo: MMX, SSE, SSE2, 3DNOW!-procesory wektorowe-
opisujemy w kodzie instrukcji, który potok co ma robić-obecnie procesory Itanium (3 potoki)-
procesory z bardzo długim słowem instrukcji-
Wykonywanie instrukcji
out of order issue / execution - wydawanie rozkazów w innej kolejności niż było to w kodzie-scheduler rozdziela zadania na potoki-
układa dane i informacje o sekwencji wykonania we właściwej kolejności-buforuje dane gdy trzeba się odwołać do danych innej instrukcji-zapewnienie obsługi przerwań-
re-order buffer:-
Architektury RISC i CISC
Architektura komputerów i sieci Strona 31
najmniejsze RISCi - tak ze 30 instrukcji-na początku były RISC'i, rozwinęło się w kierunku CISC'ów (patrz współczesne procesory desktopowe)-ale Cisc kiepsko nadaje się do obliczeń wektorowych (ciężki tworzyć wiele potoków) więc takie procesory są RISC'owe-
w CISCach problem z potokowaniem instrukcji o różnej długości - ciężko jest czytać instrukcje z wyprzedzeniem, bo nie
znamy długości instrukcji wczytanej
-
w praktyce nie ma czystych RISCów-
hardwarowo wygodniej tworzy się architektury RISC-AMD się przyznaje, Intel nie-
Mikroprocesory i mikroprogramowanie-
Architektura komputerów i sieci Strona 32
Architektura komputerów i sieci Strona 33
Sprzętowe wsparcie dla systemów operacyjnych
Segmentacjanajstarszy sposób ochrony-zapewnia pewną ochronę antywirusową-odchodzi się od mechanizmu segmentacji, bo pojawiają się problemy z fragmentacją pamięci-nieużywana w ogóle przez Linuxa, szczątkowo przez Windowsa-
strony - liniowa pamięć wirtualna○
ramki - pamięć fizyczna○
Stronicowanie
nie ma problemu fragmentacji pamięci fizycznej-pozostaje problem fragmentacji pamięci wirtualnej - po prostu robi się olbrzymią pamięć wirtualną-w architekturze Power pamięć wirtualna nie jest zwalniana - ma po prostu 272 bajtów-tablica stron:-
Sprzętowe wsparcie dla systemów17 kwietnia 2009
10:46
Architektura komputerów i sieci Strona 34
Odwrócona tablica stron
zajmuje mniej miejsca, niż normalna tablica stron-z mechanizmu korzysta architektura Power-
Architektura komputerów i sieci Strona 35
z mechanizmu korzysta architektura Power-
TLB:
DMA
Architektura komputerów i sieci Strona 36
Hierarchia pamięci
im szersza podstawa, tym większe zasoby-im wyżej, tym szybciej-
Pamięci półprzewodnikowe30 maja 2009
18:44
Architektura komputerów i sieci Strona 37
Pamięci nieulotne:
w ostatnim etapie produkcji niektóre tranzystory psuje się○
opłacalne przy dużej produkcji○
MROM, ROM - mask programmable read only memory-
fabryka dostarcza kość zawierającą same jedynki, później można niektóre komórki przepalić○
użyteczne przy średnich seriach produkcyjnych○
PROM - programmable read only memory-
programowane elektrycznie i kasowane za pomocą światła UV○
ma okienko kwarcowe○
UV-EPROM, EPROM - erasable programmable read only memory-
EPROM ale niekasowalny (bez okienka)○
OTPROM - one time programmable read only memory-
odczyt jest wielokrotnie szybszy niż zapis○
pozwala modyfikować poszczególne bity○
EEPROM - electrically erasable programmable read only memory-
pracuje się na sektorach○
FLASH-
Pamięci swobodnego dostępu:
Architektura komputerów i sieci Strona 38
w pamięci statycznej każda komórka pamięci są to dwa spięte inwertery, jedna komórka pamięci to co najmniej 6
tranzystorów
-
w pamięci dynamicznej znajdują się kondensatory (jedna komórka to tranzystor + kondensator)-
w efekcie koszt za jeden bit pamięci dynamicznej jest niższy○
wykonuje się większe pamięci dynamiczne niż statyczne przy tym samym stanie technologii○
komórki pamięci statycznej zajmują o wiele więcej miejsca niż w pamięci dynamicznej-
statyczne: 0,5 - 2 ns○
dynamiczne - 40 ns - 50 ns○
czas cyklu (odstęp pomiędzy dwoma operacjami w jednej komórce pamięci)-
Cykl odczyty w starszych pamięciach
czasu cyklu nie da się za bardzo zmniejszać - jest to technologicznie trudne-CAS - od momentu wystawienia adresu wiersza do wystawienia danych na szynę danych-
Tryb stronnicowy
Architektura komputerów i sieci Strona 39
EDO - coś w rodzaju spotokowania operacji odczytu-
Tryb pakietowy
ciągle zbyt wolne dla współczesnych procesorów-
Pamięci synchroniczne
Architektura komputerów i sieci Strona 40
daleko posunięte potokowanie, ponadto pamięć dostaje komendy-
Pamięci podręczne
zasada lokalności - skoro odwołaliśmy się do jakiegoś adresu, to najprawdopodobniej odwołamy się za chwilę do
adresu obok
-
Architektura komputerów i sieci Strona 41
Pamięć podręczna - odwzorowanie bezpośrednie 1-skojarzeniowe
Zjawisko migotania
Algorytmy zastępowania
Architektura komputerów i sieci Strona 42
Uzgadnianie zawartości między różnymi poziomami
zapis opóźniony - wykorzystuje się dodatkowy bit aby przechowywać informacje o tym, czy blok był nadpisany - jeśli
bok jest usuwany z pamięci podręcznej a był modyfikowany, to go zrzucamy do pamięci
-
L1 jest osobna dla każdego rdzenia, L2 różnie, L3 jest prawie zawsze uwspólniona○
problem przy wielu rdzeniach-
Uzgadnianie zawartości na jednym poziomie
Architektura komputerów i sieci Strona 43
Prawdopodobieństwo trafienia
stosunku wielkości pamięci podręcznej do pamięci głównej○
większe bloki są lepsze, ale za duże też nie są dobre (bo wówczas jest mało bloków)�
wielkości bloku pamięci podręcznej (nieliniowo)○
im większa skojarzeniowość, tym generalnie większe prawdopodobieństwo trafienia�
skojarzeniowość○
zależy od:-
Architektura komputerów i sieci Strona 44
Pamięci masoweDyski twardetalerze wykonywane ze szkła albo aluminium -talerze pokrywa się twardym ferromagnetykiem:-zjawisko magnetorezystracji - zmiana rezystancji półprzewodnika pod wpływem pola magnetycznego-głowice ze zwykłym odczytem indukcyjnym są bardzo mało czułe, więc wobec miniaturyzacji zaczęto wykorzystywać
zjawisko maagnetorezystracji
-
Organizacja dysku twardegodane rozmieszczone są na ścieżkach-kiedyś każda ścieżka podzielona jest na sektory - kiedyś wszystkie ścieżki miały tyle samo sektorów - obecnie talerze
dzielone są na sfery, w których ścieżki mają taką samą liczbę sektorów
-
cylinder - zbiór ścieżek, które mogą być odczytane przez różne głowice bez ich przesuwania-
przeplot może być po każdej współrzędnej○
przeplot - numeracja sektorów nie po kolei tak, aby odczytywać szybciej-
obecnie podaje się numer sektora i to kontroler dysku przelicza podany numer na fizyczny adres○
kiedyś procesor sterował położeniem głowic, więc musiał znać geometrię dysku-
problem eliminowania uszkodzonych sektorów - dysk ma nadmiarowe sektory, więc podczas formatowania
fabrycznego oznacza się, gdzie znajdują się uszkodzone sektory
-
bez korekcji błędów współczesne dyski nie byłyby w stanie pracować-histereza - przy przemagnesowywaniu 1 na 0 nie dostajemy 0, lecz 0,1-głowica nie zapisze ścieżki dokładnie w tym samym miejscu-
Dyski optyczne
Pamięci masowe15 maja 2009
10:25
Architektura komputerów i sieci Strona 45
DVD
Dyski magnetooptyczne
Architektura komputerów i sieci Strona 46
Metody zapisu, zapisywania i odczytywania
Taśmy magnetyczne
RaidRedundant Array of Indepentent Disks (tak po prawdzie Redundant Array of Inexpensive disks)-
Architektura komputerów i sieci Strona 47
Redundant Array of Indepentent Disks (tak po prawdzie Redundant Array of Inexpensive disks)-
Raid 0
Raid 1
Raid 2
model tylko teoretyczny-ten kod może wykryć dwa przekłamania, a potrafi skorygować jeden bit-wymagane jest synchroniczne kręcenie się wszystkich dysków, co jest technicznie bardzo trudne-
Raid 3
pozwala na odtworzenie awarii całego jednego dysku, ale nie umożliwia naprawy przekłamanych bitów-ze względu na synchronizację nie jest stosowany w praktyce-model teoretyczny-
Raid 4
Architektura komputerów i sieci Strona 48
Raid 4
dzięki operowaniu na blokach nie jest konieczna synchronizacja dysków-model teoretyczny-dysk z blokami parzystości jest najbardziej newralgiczny-
Raid 5
bloki parzystości są równomiernie rozrzucone po dyskach-odporne na awarię jednego dysku-
Raid 6
np. na trzy bloki danych przypadają dwa bloki korekcyjne, co pozwala odbudować dwa dyski-
Raid 0+1
Architektura komputerów i sieci Strona 49
Raid 1+0
Raid 5+0
Architektura komputerów i sieci Strona 50
Kodowanie kanałowe
problem związany z wysyłaniem sygnałów o niskim napięciu na duże odległości-problem przy długich sekwencjach zer lub jedynek-obydwa problemy nie występują w procesorach - procesory mają zegar-składowa stała - średnia wartość napięcia w interfejsie - z powodów technicznych pożądane jest to, żeby była
stała, a najlepiej równa 0
-
Kodowanie sygnałów30 maja 2009
18:50
Architektura komputerów i sieci Strona 51
Architektura komputerów i sieci Strona 52
nadziewanie bitami - jeśli wystąpi ciąg np. 5 zer, to później wstawiamy jedynkę-
Architektura komputerów i sieci Strona 53
Architektura komputerów i sieci Strona 54
stosowany w telekomunikacji-
stosowany w DSL-
Architektura komputerów i sieci Strona 55
Pobrany wycinek ekranu: 2009-05-15; 11:28
Pobrany wycinek ekranu: 2009-05-15; 11:31
w kablu Ethernetowym znajdują się 4 pary kabli-każda para kabli przenosi 125 MB/s (netto), 100MB/s (brutto)-w Ethernecie 100 MB dwie pary kabli są niewykorzystywane-w Ethernecie 100 MB jedna para kabli jest dedykowana do wysyłania, druga do odbierania-w Etherneccie 1000 MB wszystkie przewody są wykorzystywane i wszystkie są dwukierunkowe-
Architektura komputerów i sieci Strona 56
Kody RLL (run length limited))))
Kod RLL(2,7):
Architektura komputerów i sieci Strona 57
jednoznaczne dekodowanie-
Kod EFM (eight to fourteen modulation)
na płytach cd znajdują się nad tym kodem jeszcze dwa kody ried'a - salomona (I ukierunkowany na korekcję
błędów produkcyjnych nośnika, drugi służy do korekcji błędów wynikających z rys itd)
-
bity separujące powodują, że średnia ilość wpukłości i wyklęsłości jest taka sama - jest to potrzebne dla
prawidłowego śledzenia ścieżki przez laser
-
Kod EFM+
Architektura komputerów i sieci Strona 58
Architektura komputerów i sieci Strona 59
Interfejsy sprzętowe
tak jest ekonomiczniej○
aplikacje rzadko są w stanie jednocześnie wysyłać i odbierać○
jest to naturalny sposób pracy sieci radiowych○
half duplex stosuje się bo:-
arbitraż - kto kiedy nadaje-arbitraż czasowy najczęściej poprzez wykrywanie kolizji-
Szyna
Interfejsy15 maja 2009
11:05
Architektura komputerów i sieci Strona 60
linie multipleksowane - służą do przesyłania różnych danych - np. najpierw 64 bity adresu, poźniej 64 bity
danych
-
Magistrala systemowa
PCI
Architektura komputerów i sieci Strona 61
32 bity 3V 5V 64 bity
PCI Express
Architektura komputerów i sieci Strona 62
obecnie okazało się, że wykonanie zaawansowanego technicznie kontrolera (robi kodowanie i
korekcję błędów) jest tańsze niż złocenie tak wielu złączy
○
obecnie zamienia się interfejsy równoległe na szeregowe - stary PCI miał ponad 130 przewodów-
pasmo to fizycznie dwie pary przewodów, każda do transmisji w inną stronę-
SCSI
Architektura komputerów i sieci Strona 63
ATA
większość elektroniki sterującej zaszyta w dyskach twardych-ideą było obniżenie kosztów produkcji-
Sata
Architektura komputerów i sieci Strona 64
Fibre Chanel
Architektura komputerów i sieci Strona 65
InfiniBand
Architektura komputerów i sieci Strona 66
USB
Architektura komputerów i sieci Strona 67
sekwencje sterujące wykorzystują więcej jedynek, niż pozwala nadziewanie bitami-
Architektura komputerów i sieci Strona 68
FireWire
DVI
Architektura komputerów i sieci Strona 69
Architektura komputerów i sieci Strona 70
Generalnie
Internet
Organizacje zajmujące się standaryzacją
Sieci29 maja 2009
10:20
Architektura komputerów i sieci Strona 71
RFC - Request For Comments
Architektura komputerów i sieci Strona 72
IETF - Internet Engineering
Architektura komputerów i sieci Strona 73
ISOC
ICANN
Model warstwowy
Architektura komputerów i sieci Strona 74
Mode lwarstwowy ISO OSI
Architektura komputerów i sieci Strona 75
w praktyce nie korzysta się ze wszystkich warstw i nie są one od siebie idealnie oddzielone-stosuje się tunelowanie-
Model intersieci
Warstwa fizyczna
Architektura komputerów i sieci Strona 76
Skrętka
każda z par przewodów ma inne skręcenia-dzięki skręceniu znoszą się zakłócenia-
kable sieciowe mają impedancję 100 Ohmów lub 120 Ohmów-najlepiej, gdy opór kabla jest taki sam, jak opór odbiornika-
Architektura komputerów i sieci Strona 77
Światłowody
w kablu wielomodowym impuls światła jest rozmyty (po podróżuje różnymi modami)○
w kablu jednomodowym nie ma tego problemu○
światłowody jednomodowe mają wyższą pojemność transmisyjną, więc są lepsze-
Stopa błędów
-> jest wiele dróg dla fotonów
-> jest tylko jedna droga dla fotonów
Architektura komputerów i sieci Strona 78
kable telekomunikacyjne mają BER 10-6, a światłowody 10-9-
Architektura komputerów i sieci Strona 79
Historia
4,77 jest to częstotliwość wykorzystywana do kodowania koloru w standardzie NTSC-
X8629 maja 2009
11:08
Architektura komputerów i sieci Strona 80
przejścia pomiędzy trybami w 286 wymagały resetu procesora-klony AMD procesorów były lepsze od wersji Intelowskich-
Główne cechy architektury x86
Architektura komputerów i sieci Strona 81
brak spójnej wizji rozwoju architektury-
Oficjalne skróty
Legacy Mode
Architektura komputerów i sieci Strona 82
Virtual 8086 Mode wprowadzono, aby można było uruchomiać w Windowsie okienko dosowe-
Long Mode
Formaty danych
mocno dziwne i nielogiczne nazwy rejestrów w kolejnych generacja (32 bitowych i 64 bitowych)-dziwna semantyka operacji - operacje 32-bitowe zerują starszą część bitu, inne operacje nie zerują-
Architektura komputerów i sieci Strona 83
procesor wszystkie wartości zmiennoprzecinkowe konwertuje na chwilowy format 80 bitowy, wykonuje operacje i
zwraca wynik w bazowym formacie
-
- 5 trybów adresowania pamieci w trybie 32-bitowym
Architektura komputerów i sieci Strona 84
konsorcjum Apple + IBM + Motorola-Intele są littleenddian - 86...-Motorole są bigendian - 68…-
łatwe przejście na 64 bity bo architektura od początku była odpowiednio zaplanowana-
Power5 czerwca 2009
10:15
Architektura komputerów i sieci Strona 85
systemy wbudowane - np. sterujące w samochodach-Blue Gene są w czołówce najlepszych superkomputerów-
Obecnie
Dokumentacja
Działanie
Architektura komputerów i sieci Strona 86
Działanie
instrukcji jest dosyć niewiele, ale każda występuje często pod kilkoma skrótami dla ułatwienia sobie życia-
AltiVec, Velocity Engine, VMX
typ pixel ułatwiający operowanie na grafice-
Architektura komputerów i sieci Strona 87
a[i[k]]
pakowanie/rozpakowywanie wspiera indeksowanie jednej tablicy inną-
scalanie wektorów - dwóch mniejszych w jeden większy-operacje z nasyceniem - zamiast liczyć c = a + b (mod rozmiar komórki pamięci), w takiej sytuacji przyjmowana jest
wartość maksymalna
-
Signal Processing Engine (SPE)
Embeded Floaing Point
Translacja adresów
Architektura komputerów i sieci Strona 88
Przestrzeń adresowa
Architektura komputerów i sieci Strona 89
Power XCell 8i
tranzystory sterujące wejściami i wyjściami muszą być większe, bo działają na większych napięciach-
Architektura komputerów i sieci Strona 90
żmudne programowanie-
statyczna predykcja skoków - kompilator przydziela wątki do poszczególnych potoków-można dokładnie powiedzieć, ile taktów zegara zajmie wykonanie instrukcji-
Architektura komputerów i sieci Strona 91
wszystko jest deterministyczne (nie ma predykcji skoków)-
Architektura komputerów i sieci Strona 92
Rolls - Royse wśród komputerów-
spektakularne obliczenia-
Cray5 czerwca 2009
11:00
Architektura komputerów i sieci Strona 93
w torusie 3D każdy procesor połączony z każdym-różne rodzaje węzłów z różnymi prawami dostępu-
XT - węzeł
procesor PowerPC służy do obsługi węzła a nie wykonywanie obliczeń-
XT - oprogramowanie
Architektura komputerów i sieci Strona 94
programy wsadowe - kompilowane na maszynie obok, odpalanie za pomocą skryptu, który specyfikuje zasoby (pamięć,
procesory i czas)
-
sprytny system kolejkowania zadań - różne priorytety zadań-UPC - rozszerzenie C (np. pętla for all)-
Architektura komputerów i sieci Strona 95
Architektura komputerów i sieci Strona 96
Architektura komputerów i sieci Strona 97
Podsumowanie
Architektura komputerów i sieci Strona 98
Architektura komputerów i sieci Strona 99
Zastosowanie DSP
Arytmetyka procesorów sygnałowych
Typowe operacje
Architektury specjalizowane5 czerwca 2009
11:22
Architektura komputerów i sieci Strona 100
Operacje MAC
Przykład korzystania z MAC
Architektura komputerów i sieci Strona 101
FFT
odwracanie bitów realizowane sprzętowo przez permutowanie drutów-
Architektura komputerów i sieci Strona 102
odwracanie bitów realizowane sprzętowo przez permutowanie drutów-
GPUOgólna archotektur
Arytmetyka procesorów graficznych
dzielenie nie do końca zgodne z normą IEEE (dwukrotne zaokrąglanie) - ale tak jest szybciej-
Architektura
Architektura komputerów i sieci Strona 103
NVIDIA CUDA
Architektura komputerów i sieci Strona 104
Mikrokomputery jednoukładowe5 czerwca 2009
11:39
Architektura komputerów i sieci Strona 105
Zastosowania
Architektura komputerów i sieci Strona 106
siec sensorowe - dużo małych czujników-
Architektura komputerów i sieci Strona 107