Wykład III - Artur Bartoszewski - materiały dla studentópd)_3.pdf · ażda lista rozkazów...
Transcript of Wykład III - Artur Bartoszewski - materiały dla studentópd)_3.pdf · ażda lista rozkazów...
1 dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA,
Wykład III
Studia Podyplomowe INFORMATYKA
Architektura komputerów
• Procesor
2
1. ALU
2. Cykl rozkazowy
3. Schemat blokowy CPU
Część 1
dr Artur Bartoszewski - WYKŁAD: Podstawy informatyki; Studia Podyplomowe INFORMATYKA, Edycja 11
3
Jednostka arytmetyczno-logiczna
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Jednostka arytmetyczno-logiczna (ALU, ang Algebraic-Logic Unit) to
uniwersalny układ cyfrowy przeznaczony do wykonywania operacji
arytmetycznych i logicznych na dostarczonych do niej danych.
4
Jednostka arytmetyczno-logiczna
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Każda lista rozkazów zawiera kilka grup działań występujących w różnych
wersjach niemal w każdym komputerze są to:
przesłania,
działania arytmetyczne,
działania logiczne,
przesunięcia,
sterowanie przebiegiem programu, przesłania wejścia-wyjścia, działania
zmiennopozycyjne, działania na argumentach upakowanych.
ALU nie posiada pamięci ani urządzeń umożliwiających współpracę z
pamięcią RAM. Współpracuje z zestawem rejestrów.
Zestaw operacji ALU powinien być funkcjonalnie pełny, tzn. taki za pomocą którego jesteśmy w stanie zrealizować dowolny algorytm przetwarzania informacji.
5
Schemat blokowy mikroprocesora (I)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
W procesorze są dwie części różniące się pełnionymi funkcjami
blok sterujący (CU, control unit)
blok wykonawczy (EU execution unit)
CU - (contro unit)
Blok sterujący
EU - (execution unit)
Blok wykonawczy
6
Schemat blokowy mikroprocesora (I)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Zadaniem części sterującej jest pobieranie rozkazów
z pamięci, dekodowanie ich, przygotowanie
argumentów i generowanie sygnałów sterujących
mikrooperacjami w fazie wykonania.
Układ sterujący może być zrealizowany na dwa
sposoby - jako sterowanie układowe (hardwired
control) lub sterowanie mikroprogramowane
(micropwgrammed control).
7
Schemat blokowy mikroprocesora (I)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Jednostka
arytmetyczno
logiczna
Dekoder
rozkazów
IR - Rejestr
rozkazów
Rejestry
ogólnego
przeznaczenia
Układ serujący
jednostką ALU
8
Rejestry procesora dostępne programowo
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
A
B
H
D
F
C
L
E
PC
SP
A – Akumulator
Zawiera jeden z operandów
działania i do niego przekazywany
jest wynik
B,C,D,E,H,L – rejestry robocze(uniwersalne)
SP - wskaźnik stosu
F - rejestr znaczników
PC - licznik rozkazów
IR – rejestr rozkazów
IR
9
Rejestry procesora dostępne programowo
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Licznikiem rozkazów (PC) nazywamy rejestr mikroprocesora
zawierający adres komórki pamięci, w której przechowywany jest
rozkaz przeznaczony do wykonywania jako następny
Rejestrem rozkazów (IR) nazywamy rejestr mikroprocesora
zawierający kod aktualnie wykonywanego rozkazu (lub kody rozkazów
w przypadku przetwarzania potokowego)
10
Lista rozkazów
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Rozkazem nazywamy najprostszą operację w
programowaniu - taką której wykonania program może
zażądać od procesora
Lista rozkazów to pełny zestaw instrukcji maszynowych
jakie może wykonać procesor
11
Lista rozkazów
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Rozkaz może składać się z kilku pól.
Jedno z nich występuje zawsze i nosi nawę pola kodu operacji. Kod ten definiuje funkcję rozkazu, czyli czynności jakie należy wykonać.
Pozostałe pola zawierają argumenty operacji.
Liczba tych pól zależy od rodzaju operacji, jakiej odpowiada rozkaz.
W rozkazach bez argumentów pola dodatkowe nie występują.
Kod operacji
Kod operacji
Kod operacji
Argument
Argument 1 Argument 2
12
Cykl rozkazowy procesora
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Cykl rozkazowy procesora obejmuje dwie powtarzające się czynności:
13
Cykl rozkazowy procesora - Cykl von Neumana
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Faza pobrania:
1. Podanie zawartości licznika rozkazów PC na
magistralę adresową AB
2. Wczytanie zawartości zaadresowanej komórki do
rejestru rozkazów (IR)
3. Zwiększenie zawartości licznika rozkazów
Faza wykonania:
4. Zdekodowanie kodu rozkazu i wytworzenie
sygnałów sterujących realizujących rozkaz
1
2
3
4
Cykl von Neumana
14
Cykl rozkazowy procesora - Cykl von Neumana
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Faza pobrania:
1. Podanie zawartości licznika
rozkazów PC na magistralę
adresową AB
2. Wczytanie zawartości
zaadresowanej komórki do
rejestru rozkazów (IR)
3. Zwiększenie zawartości licznika
rozkazów
Faza wykonania:
4. Zdekodowanie kodu rozkazu i
wytworzenie sygnałów
sterujących realizujących
rozkaz
Współpraca procesora z pamięcią
15
Cykl rozkazowy procesora - Cykl von Neumana
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Rozkaz jest odczytywany z pamięci na podstawie adresu w liczniku
rozkazów (PC)
Rozkaz wpisywany do rejestru rozkazów, w którym przebywa aż do
zakończenia cyklu rozkazowego. Poszczególne części rejestru
rozkazów, odpowiadające polom słowa rozkazowego, są
dekodowane określając dalszy przebieg cyklu.
Wykrywana jest długość pobranego rozkazu i o te wielkość
zwiększa się licznik rozkazów, wskazując od tej pory adres
kolejnego rozkazu. Ten mechanizm zapewnia sekwencyjne
działanie komputera - rozkazy są pobierane i wykonywane w takiej
kolejności, w jakiej są umieszczone w pamięci, czyli tak jak były
zapisane w programie.
Jedynie rozkazy sterujące (skoki) mogą w czasie wykonania, a
więc przed pobraniem następnego rozkazu, zmienić zawartość PC.
16
Współpraca procesora z pamięcią
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
17
Schemat procesora (II)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
18
Schemat procesora (II)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
BU (Bus Unit) - wyizolowany blok
komunikacyjny odpowiadający za
współpracę z pamięcią
Prefeth – kolejka oczekujących na
wykonanie danych
IU (instruction Unit) – blok dekodera –
korzysta on z pamięci ROM w której
znajduje się słownik tłumaczący
przyjmowane kody rozkazów na sekwencje
instrukcji wewnętrznych mikroprocesora
EU (Execution Unit) – układ wykonawczy realizujący operacje określone
przez kod rozkazu.
Znaczna część programu podlega obróbce w module ALU (Arithmetic-Logic
Unit) sterowanym z bloku CU (Control Unit). Dla przyspieszenia pracy
procesora operacje zmiennoprzecinkowe przekazywane są do
wyspecjalizowanej jednostki FPU (Floating Point Unit)
19
Schemat procesora (II)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Konieczność zapewnienia
płynnego funkcjonowania
procesora wymaga, by dane do
wykonania (kod programowy)
pobierane były w większych
porcjach i gromadzone w kolejce
Prefetch, gdzie oczekują na
wykonanie.
20
Schemat procesora (II)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Ich odtwarzania odbywa się w bloku
dekodera (IU - Instruction Unit).
Praca tego układu wspomagana jest
często przez obszerną podręczną
pamięć stałą (ROM), w której
zawarty jest słownik tłumaczący
przyjmowane kody rozkazowe na
sekwencje ukrywających się pod
nimi operacji.
21
Schemat procesora (II)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Rozkodowane instrukcje
przekazywane są do właściwego
układu wykonawczego (EU -
Execution Unit), gdzie realizowana
jest operacja określona danym
kodem rozkazowym.
Znaczna część powszechnie
używanego kodu pracuje na liczbach
stałoprzecinkowych (Integer) i
podlega obróbce w module ALU
(Arithmetic-Logic Unii) sterowanego
z bloku CU (Control Unit).
22
Schemat procesora (II)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Jeśli jednak rozkaz dotyczył obiektów
zmiennoprzecinkowych przekazuje się
go do wyspecjalizowanej jednostki
zmiennoprzecinkowej (FPU - Floating
Point Unit).
23
Schemat procesora (II)
I. ALU; Cykl rozkazowy; Schemat blokowy CPU
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Rozkazy posługują się zwykle
pewnymi argumentami (parametry
funkcji, na przykład składniki przy
dodawaniu), które również trzeba
pobrać z pamięci operacyjnej.
Często wymaga się, by wynik operacji przesłać pod określony adres. Obsługę
przesyłania bierze na siebie jednostka adresowania (AU — Addressing Unit).
Względy natury technicznej (omówione na poprzednim wykładzie) powodują, iż
dostęp do pamięci operacyjnej wymaga pewnych dodatkowych nakładów,
których realizacji poświęca się jednostkę zarządzania pamięcią (MMU - Memory
Management Unit).
24
RISCi CISC
Część 2
dr Artur Bartoszewski - WYKŁAD: Podstawy informatyki; Studia Podyplomowe INFORMATYKA, Edycja 11
25
Architektura CISC
II. RISC i CISC
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Początkowo listy rozkazów były niewielkie i zawierały operacje
niezbędne do wykonywania działań arytmetycznych i do tworzenia
elementarnych struktur programowych (skoki, pętle, rozgałęzienia
warunkowe, podprogramy). Później dołączono rozkazy działające na
znakach, a ostatnio rozkazy ukierunkowane na zastosowania w
obsłudze operacji multimedialnych.
Po wprowadzeniu języków symbolicznych (asemblerów), które stały
się głównym narzędziem programowania systemowego (systemy
operacyjne, kompilatory), nowe listy rozkazów wyposażano w coraz
bardziej złożone instrukcje ułatwiające programowanie. Celem stało
się zniwelowanie luki semantycznej między asemblerami, a więc i
językami maszynowymi, a językami algorytmicznymi wysokiego
poziomu.
26
Architektura CISC
II. RISC i CISC
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Procesory ze złożoną listą instrukcji są określane jako CISC (ang.
Complex Instruction Set Computer). Charakteryzują się:
dużą liczbą rozkazów o różnych długościach;
dużą liczbą trybów adresowania;
Zalety:
łatwością tworzenia oprogramowania
Wady:
rozkazy były długie i różnej długości, co komplikowało strukturę i
działanie układu sterującego
27
Architektura RISC
II. RISC i CISC
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Procesory ze zredukowaną (uproszczoną) listą rozkazów − RISC (ang.
Reduced Instruction Set Computer) charakteryzują się:
niewielką liczbą rozkazów
małą liczbą trybów adresowania
prostą i szybką jednostką sterującą
Zalety:
prosta (a więc tania) jednostka sterująca;
możliwość zwiększania taktowania procesora;
przetwarzanie potokowe;
Wady:
trudnością w tworzeniu oprogramowania
duże obciążenie magistral pamięciowych
28
CISC vs.RISC
II. RISC i CISC
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
CISC
29
CISC vs.RISC
II. RISC i CISC
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
RISC
30
Intel x86 – RISC czy CISC?
II. RISC i CISC
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Obecnie popularne procesory Intela z punktu widzenia programisty
są widziane jako CISC, ale ich rdzeń jest RISC-owy.
Rozkazy CISC są rozbijane na mikrorozkazy (ang. microops),
które są następnie wykonywane przez RISC-owy blok wykonawczy.
W praktyce okazuje się że rozwiązanie takie (pomimo wielu
znaczących wad) jest podejściem znacznie bardziej wydajnym
(szczególnie że RISC-owy blok wykonawczy jest znacznie bardziej
nowoczesny od architektury CISC widocznej dla programisty).
31
1. Stos – mechanizm skoków
2. Przetwarzanie potokowe
Część 3
dr Artur Bartoszewski - WYKŁAD: Podstawy informatyki; Studia Podyplomowe INFORMATYKA, Edycja 11
32
Stos
III. Tryby pracy procesora
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Stosem nazywany wyróżniony obszar pamięci używany według
następujących reguł:
1. Informacja zapisywana jest do kolejnych komórek, żadnego
adresu nie wolno pominąć,
2. Odczyt informacji następuje w kolejności odwrotnej do zapisu,
3. Informuje odczytujemy z ostatnio zapisanej komórki, natomiast
zapisujemy do pierwszej wolnej.
5
4
3
1
2
1; 2; 3; 4; 5 5; 4; 3; 2; 1
33
Stos
III. Tryby pracy procesora
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
5
4
3
1
2
Wskaźnik
stosu
Wskaźnikiem stosu nazywamy rejestr zawierający adres
ostatnio zapisanej komórki (wierzchołka) stosu
Stos jest rodzajem pamięci (buforem) typu LIFO (ang. Last In First Out).
Stos ma stały wymiar i położenie w pamięci. Konieczna jest więc tylko
znajomość adresu pierwszej wolnej komórki stosu (wierzchołka stosu). Do
tego służy rejestr SP - wskaźnik stosu.
34
Wykorzystanie stosu – skoki do
III. Tryby pracy procesora
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
35
Zasada przetwarzania potokowego
III. Tryby pracy procesora
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Jeżeli w procesorze wydzielić dwa „stanowiska obsługi" - jedno dla
pobierania rozkazów, a drugie dla ich wykonywania (rys), wówczas
można równocześnie realizować obie fazy cyklu rozkazowego:
pobieranie następnego rozkazu odbywa się w czasie, gdy jest
wykonywany rozkaz poprzedni . Takie działanie, analogiczne do obróbki
na taśmie produkcyjnej, nazywa się potokowym (pipeline).
36
Zasada przetwarzania potokowego
III. Tryby pracy procesora
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Zakładając, że czas trwania każdej fazy cyklu jest taki sam,
uzyskujemy dwukrotne skrócenie czasu kończenia kolejnych
rozkazów (uzyskiwania wyników), mimo że sumaryczny czas cyklu
pozostaje niezmieniony.
37
Zasada przetwarzania potokowego
III. Tryby pracy procesora
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Przetwarzanie potokowe działa w oparciu o założenie, że instrukcje
wykonywane są kolejno, tak jak zapisano je w pamięci operacyjnej
Powyższy przykład opisywał
potok dwustopniowy, w
praktyce mamy więcej stopni
(więcej instrukcji
przetwarzanych
jednocześnie).
W procesorach Pentium jest
5 potoków.
38
Konflikty przetwarzania potokowego
III. Tryby pracy procesora
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Problemem jest wystąpienie w programie rozgałęzień zależnych od efektów
poprzedzającej operacji (skoków warunkowych) - w takim przypadku
kolejny pobrany rozkaz może okazać się nieprzydatny i trzeba pobierać
inny, wskazany przez wykonywany rozkaz skoku. Następuje wówczas
opróżnienie potoku (flush) powodujące chwilowy przestój jednostki
wykonawczej,
Z kolei przestoje jednostki pobierającej rozkazy pojawiają się wtedy, gdy
samo wykonanie rozkazu wymaga kontaktu z pamięcią dla odczytania lub
zapisania argumentów.
39
Konflikty przetwarzania potokowego
III. Tryby pracy procesora
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Ponad 95% - kodu programu to instrukcje wykonywane potokowo.
Tylko mniej niż 5% kodu powoduje konflikty.
Konflikt nie jest problemem – procesor posiada mechanizmy
rozwiązywania różnych typów konfliktów.
Najprostszymi są przestoje oraz opróżnienie potoku i ponowne
załadowanie rozkazów.
40
Pamięć CACHE
Część 4
dr Artur Bartoszewski - WYKŁAD: Podstawy informatyki; Studia Podyplomowe INFORMATYKA, Edycja 11
41
CHAHE
IV. Pamięć CACHE
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Działanie pamięci buforowej cache, (zwanej pamięcią podręczną):
prawie zawsze, kiedy procesor poszukuje jakiegoś miejsca w
pamięci, jego kopia jest w cache - przypadek taki nazywa się
trafieniem (hit);
jeżeli odczytywany adres nie jest odwzorowany w cache, czyli
próba odczytu jest chybiona (miss);
wówczas następuje odczyt z pamięci głównej, ale równocześnie
do cache jest przepisywany blok (zwany linią) kilku lub kilkunastu
sąsiednich bajtów wraz z ich adresem. W ten sposób chybienia
powodują uzupełnianie pamięci buforowej aż do momentu, kiedy
nie będzie w niej miejsca i wtedy usuwa się jedną linię - np. tę,
która była najdawniej używana.
42
Organizacja pamięci CHAHE
IV. Pamięć CACHE
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
RAM
CACHE
L3
CACHE
L2
CACHE
L1CPU
43
Organizacja pamięci CHAHE
IV. Pamięć CACHE
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
System pamięci podręcznej CACHE składa się z dwóch
zasadniczych elementów:
• banku danych pamięci CACHE (pamięci danych) przeznaczonego
do przechowywania zapisywanej i odczytywanej informacji,
• katalogu pamięci CACHE (tzw. TAG-RAM) przechowującego
adresy i służącego do szybkiego sprawdzania, czy poszukiwana
informacja znajduje się w pamięci danych
44
Organizacja pamięci CHAHE
IV. Pamięć CACHE
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
45
Wieloprocesorowość
Część 5
dr Artur Bartoszewski - WYKŁAD: Podstawy informatyki; Studia Podyplomowe INFORMATYKA, Edycja 11
46
Procesory logiczne
IV. Wieloprocesorowość
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Rejestry Rejestry
Aparat wykonawczy (ALU)
Pamięć podręczna (CACHE)
Pamięć operacyjna (RAM)
Magistrala
systemowa
Hyper-Treading (HT) – procesor
posiada dwa zestawy rejestrów
dzięki czemu emuluje obecność
dwóch układów nazywanych
procesorami logicznymi
Pamiętajmy: program
„widzi” procesor jako
zestaw rejestrów.
47
Procesory fizyczne - rdzenie
IV. Wieloprocesorowość
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Rejestry Rejestry
Aparat
wykonawczy
Pamięć podręczna (CACHE)
Pamięć operacyjna (RAM)
Magistrala
systemowa
Aparat
wykonawczy
Rejestry Rejestry
Aparat
wykonawczy
CACHE
Pamięć operacyjna (RAM)
Magistrala
systemowa
Aparat
wykonawczy
CACHE
48
Procesory fizyczne - rdzenie
IV. Wieloprocesorowość
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
W praktyce spotykam też hybrydę dwu powyższych schematów.
W procesorze Intel Core i7 każdy z rdzeni posiada własną pamięć podręczną
poziomów L1 i L2, natomiast pamięć poziomu L3 jest wspólna.
Źródło: http://nvision.pl/img/art/procesory/intel_core_i7/intel_core_i7-2.jpg
L2L2L2L2
49
Procesory fizyczne - rdzenie
IV. Wieloprocesorowość
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
Źródło: http://nvision.pl/img/art/procesory/intel_core_i7/intel_core_i7-2.jpg
Rejestry
Aparat
wykonawczy
CACHE L3
Pamięć operacyjna (RAM)
Magistrala
systemowa
Aparat
wykonawczy
CACHE L2 CACHE L2
Rejestry Rejestry RejestryW najnowszych procesorach
(Core i7) dla każdego z
fizycznych rdzeni
zastosowano technologię
Hyper-Treading.
Oznacza to, że każdy rdzeń
widziany jest jako dwa
procesory logiczne i może
robić dwie rzeczy naraz, np.
czterordzeniowy procesor
Core i7 może wykonywać 8
wątków jednocześnie.
50
Rozwój procesorów
IV. Wieloprocesorowość
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
51
Rozwój procesorów
IV. Wieloprocesorowość
dr Artur Bartoszewski - WYKŁAD: Architektura komputerów; Studia Podyplomowe INFORMATYKA
52
Literatura:
dr Artur Bartoszewski - WYKŁAD: Podstawy informatyki; Studia Podyplomowe INFORMATYKA, Edycja 11
Metzger Piotr - Anatomia PC, wydanie XI, Helion 2007
Wojtuszkiewicz Krzysztof - Urządzenia techniki komputerowej, część I: Jak
działa komputer, MIKOM, Warszawa 2000
Wojtuszkiewicz Krzysztof - Urządzenia techniki komputerowej, część II:
Urządzenia peryferyjne i interfejsy, MIKOM, Warszawa 2000
Komorowski Witold - Krótki kurs architektury i organizacji komputerów, MIKOM
Warszawa 2004
Gook Michael - Interfejsy sprzętowe komputerów PC, Helion, 2005