1

Pamięci RAM i ROM

R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007

Pamięć RAM 2

Schematic of DRAM 4×4 array-section

DRAM cell circuit

B. El-Kareh, Silicon Devices and Process Integration, Springer 2009

Ccol_array

(Cmbit)

2

Komórka dynamicznej pamięci (DRAM) z jednym tranzystorem i jednym kondensatorem

Schemat

Przekrój komórki z kondensatorem wykonanym na ścianach wgłębienia

Gate dielectric Gate dielectric

Pojemność przechowująca ładunek związany z pamiętaną wartością logiczną. Przykładowa wartość dla współczesnych komórek pamięci:Cmbit = 20 fF

3

Pojemność pasożytnicza linii przewodnika (bitu) do podłoża

Komórka dynamicznej pamięci (DRAM) z jednym tranzystorem i jednym kondensatorem

Komórka z kondensatorem wykonanym na ścianach wgłębienia

4

• Kondensator wytworzony w głębokim rowku trawionym w podłożu Si. Dzięki temu zajmuje mało miejsca na powierzchni krzemu, a ma dużą powierzchnię – dużą pojemność.

• Dielektryk kondensatora stanowi SiO2 – tlenek wykonany po trawieniu Si.

• Górną okładkę zwartą ze źródłem tranzystora dostępu stanowi warstwa poli-Si typu n.

• Dolną okładkę kondensatora stanowi uziemione podłoże typu p.

(Cmbit)

(Cmbit)

word line

bit line

3

Komórka dynamicznej pamięci (DRAM) z jednym tranzystorem i jednym kondensatorem

Example of stack-capacitor cell

5

Capacitor is formed of high-K dielectrics, such as Barium-Strontium Titanate, BST [(Ba,Sr)TiO3],and Ruthenium Oxide (RuO2), Aluminum Oxide (Al2O3), Aluminum Oxide and HfO2 dual dielectric (AHO), or Zirconium oxide (ZrO2).

B. El-Kareh, Silicon Devices and Process Integration, Springer 2009

Pamięć RAM – schemat blokowy 6

4

Pasożytnicze pojemnościlinii bitu w DRAM

Metalowa ścieżka linii bitu położona na SiO2tworzy pasożytniczą pojemność do podłoża. Pojemność ta łączy się równolegle do kondensatora komórki pamięci, kiedy tranzystor dostępu do komórki przewodzi, np. w trakcie odczytu. Niech pojemność jednostkowa będzie:C1sub =100 aF/µm2.

Ccol1sub = Powierzchnia · C1subCcol1sub = (0,1)(100)(100 aF) = 1 fF

To niedużo, ale mamy jeszcze pojemności złączowe związane z implantowanymi drenami rozmieszczonymi co 400 nm:

Przykład dla technologii 50 nm:

Ccol = liczba_linii_słowa ·pojemność_drenu + Ccol1sub

Ccol = 100 fF- pojemność pasożytnicza jest -WIĘKSZA od pojemnościkondensatora komórki pamięci Cmbit = 20 fF.

7

Konieczny wzmacniacz odczytu stanu naładowania kondensatora komórki pamięci dynamicznej!

W tym momencie wybierana jest linia słowa i ładunek kondensatora komórki pamięci (zapamiętana dana) jest umieszczany na linii bitu. Duża wartość pojemności pasożytniczej linii bitupowoduje, że skok napięcia jest niewielki.

Układ z dodatnim sprzężeniem zwrotnym („latch” – zatrzask) użyty jako wzmacniaczodczytu w linii bitu.

8

5

W celu niezawodnego odczytu stanu komórki DRAM wygodnie jest użyć „architektury otwartej tablicy”

NSA – nMOS Sense Amplifier- wzmacniacz odczytu z nMOS

Stan jednej linii bitu podłączonej do NSA jest wzmacniany, a stan drugiej linii bitu jest wykorzystywany jako stan odniesienia. Aby tak mogło być układ trzeba rozbudować o blok wyrównywacza stanów.

9

Wyrównywanie stanów przed operacją odczytu ze wzmacniaczem odczytu nMOS

Przed uaktywnieniem linii słowa napięcia linii bitów tablicy 0 i tablicy 1 są wyrównywane do wartości VDD/2, przez uaktywnienie linii Eq.

Wszystkie tranzystory w technologii 50 nm,10/1 (to jest W = 10·50 nm / L = 1·50 nm)

Napięcie zasilania VDD = 1 V.

10

6

Odczyt - po wyrównaniu stanów linii bitów i po uaktywnieniu linii słowa, to jest po wprowadzeniu w stan

przewodzenia tranzystora dostępu komórki.

Po wyrównaniu stanów linii bitów uaktywniana jest linia słowa, to jest tranzystor dostępu komórki jest wprowadzny w stan przewodzenia. Wskutek dołączenia pasożytniczej pojemności linii bitów różnica napięć pomiędzy linią odczytywaną, a linią odniesienia jest niewielka - tylko 83 mV w naszym przykładzie technologii 50 nm.Sytuacja ulega radykalnej zmianie po uaktywnieniu linii sense_N.

11

Odczyt - wzmocnienie po uaktywnieniu linii sense_N

Odczyt „0” z komórki w tablicy 0:

Po uaktywnieniu linii sense_N wzmacniacz z dodatnim sprzężeniem zwrotnym powoduje, że różnica napięć wzrasta niemal do wartości VDD/2.

12

7

Odczyt „1” z komórki w tablicy 0

Odczyt „1” z komórki w tablicy 0:

Po uaktywnieniu linii sense_N wzmacniacz z dodatnim sprzężeniem zwrotnym powoduje, że różnica napięć wzrasta niemal do wartości VDD/2.

13

Dwa wzmacniacze odczytu : NSA – z tranzystorami nMOSoraz PSA – z tranzystorami pMOS.

Różnicę napięć pomiędzy odczytywaną linią bitów a linią odniesienia można wzmocnić do wartości niemal VDDprzez zastosowanie dodatkowego wzmacniacza – z tranzystorami pMOS.

14

8

Odświeżanie zawartości komórki DRAM

Odświeżanie zawartości komórki DRAM odbywa się przezuaktywnienie sense_n oraz sense_pprzy przewodzącym tranzystorze dostępu.

15

W architekturze „otwartej tablicy” porównywane w trakcie odczytu linie bitów są fizycznie oddalone od siebie – jedna w tablicy 0, druga w tablicy 1. Jest prawdopodobne, że w liniach bitów zaindukują się różne szumy, co doprowadzi do błędów odczytu.

Szumy w „architekturze otwartej tablicy”16

9

Zmniejszenie szumów odczytu przez zastosowanie „architektury tablicy złożonej”

W architekturze „ tablicy złożonej” porównywane w trakcie odczytu linie bitów są fizycznie zbliżone do siebie – tablica 0 i w tablica 1 przeplatają się. Jest prawdopodobne, że w liniach bitów zaindukują się podobne szumy, co zmniejszy prawdopodobieństwo błędu odczytu.

17

Rozkład elementów komórki DRAM

Oszczędzamy miejsce przez użycie wspólnego kontaktu drenu dla dwóch komórek.

Opóźnienie związane z propagacjąsygnału wzdłuż polikrzemowej linii słowa.

18

10

Rozkład elementów komórki DRAM w „architekturze otwartej tablicy”

2F – odstęp pomiędzyliniami bitu

Komórka pamięci zajmuje powierzchnię 6F2

19

Rozkład elementów komórki DRAM w „architekturze złożonej tablicy”

2F – odstęp pomiędzyliniami bitu

Komórka pamięci zajmuje powierzchnię 8F2

-więcej niż w „architekturze otwartej tablicy- w konsekwencji większe też jest opóźnienie propagacji sygnału wzdłuż linii słowa

20

11

Konstrukcje kondensatorów w komórkach DRAM

Przekrój komórki z kondensatorem wykonanym w jednej z warstw metalizacji

Schemat

Przekrój komórki z kondensatorem wykonanym na ścianach wgłębienia

Gate diel Gate SiO2

Gate diel. Gate diel

21

Rozkład bloków pamięci DRAM w układzie scalonym22

12

Pamięci DRAM – współpraca układów o różnych napięciach zasilania

VDD = 1V

VDD = 1V

Przy różnych napięciach zasilania,VDDP > VDDstan wysoki na wyjściu pierwszego inwertera nie zamknie tranzystorapMOS drugiego inwertera

Rozwiązaniem jest stosowanie wzmacniacza z dodatnim sprzężeniem zwrotnym

23

Komórka pamięci statycznej (SRAM) – z 6 tranzystorami

Zajmuje dużo miejsca

24

13

Komórka pamięci statycznej (SRAM) – z 2 tranzystorami i 2 rezystorami

Rezystory wykonywane w warstwiekrzemu polikrystalicznego (typowo 10 MΩ).

Komórka mniejsza niż SRAM z 6 MOS.

Komórka pobiera statycznie moc.

25

Bramki i Komórki Pamięci Statycznej CMOS Z tranzystorami o długości kanałów 32 nm; Intel - 2010r.

IEDM 2007, art. s10p02, Intel

Warstwy dyfuzyjne i polikrystalicznesześciotranzystorowej komórki SRAM o

powierzchni 0,346 µm2.

Węzeł technologiczny

Pow

ierz

chni

a K

omór

ki S

RA

M

Odl

egłość

pom

iędz

y br

amka

mi

Trend w skalowaniu bramek i komórek SRAM z 6 tranzystorami.

26

14

Pamięci tylko do odczytu (ROM)

Chip ROM zaprogramowany przy pomocy maski.

Programowalny chip ROM – przepalane połączenia.

27

Pamięć nieulotna z pływającą bramką

Umieszczenie ładunku w pływającej bramce prowadzi do zmiany napięciaprogowego – przesunięcia charakterystyk

28

15

Pamięć nieulotna z pływającą bramką – napięcie progowe

29

Reprogramowalne pamięci ROM (erasableprogramable – EPROM)

Zapis – przez umieszczenie ładunku elektronów w pływającej bramce. Bramka i dren polaryzowane są wysokim napięciem. Elektrony uzyskują w polu elektrycznym wysoką energię. Stają się „gorące”. Elektrony o dostatecznie wysokiej energii pokonują barierę energetyczną tlenku bramki i są wstrzykiwane do polikrzemu pływającej bramki.

Kasowanie – elektronom z pływającej bramki dostarczana jest energia przez oświetlenie ultrafioletem. Uzyskawszy odpowiednią energię elektrony mogą opuścić polikrzem pływającej bramki.

Proces kasowania niewygodny – przyrządy zastąpione zostały przez „flash”.

30

16

flash_1

Pamięci nieulotne „flash”

Zapis i kasowanie, to jest umieszczanie i usuwanie elektronów w polikrzemie pływającej bramki, w wyniku tunelowania Fowlera-Nordheima.

31

flash_2

Pamięci nieulotne „flash”

4-bitowa komórka NAND pamięci „flash”

32

17

Pamięci nieulotne „flash”flash_3

Programowanie

33

Pamięci nieulotne „flash”flash_4 34

18

Pamięci nieulotne „flash” – charakterystyki tranzystorów

35