Architektura komputerów

18
MM Logic Architektura komputerów 1 W N Architektura Architektura komputerów komputerów Symulacje w programie Symulacje w programie Multimedia Logic Multimedia Logic Materiały laboratoryjne Materiały laboratoryjne

description

Materiały laboratoryjne. Architektura komputerów. Symulacje w programie Multimedia Logic. Główne okno programu Multimedia Logic. Zapis oraz odczyt utworzonego projektu. Nawigacja symulacją. Paleta z narzędziami. Obszar roboczy symulacji. Paleta z elementami. Zestaw:. Połączenia. - PowerPoint PPT Presentation

Transcript of Architektura komputerów

Page 1: Architektura komputerów

MM LogicArchitektura komputerów 1WN

Architektura komputerówArchitektura komputerówArchitektura komputerówArchitektura komputerów

Symulacje w programie Symulacje w programie Multimedia LogicMultimedia LogicSymulacje w programie Symulacje w programie Multimedia LogicMultimedia Logic

Materiały laboratoryjneMateriały laboratoryjne

Page 2: Architektura komputerów

MM LogicArchitektura komputerów 2WN

Główne okno programu Multimedia Logic

Nawigacja symulacją

Paleta z narzędziami Obszar roboczy symulacji

Zapis oraz odczyt utworzonego projektu

Page 3: Architektura komputerów

MM LogicArchitektura komputerów 3WN

Paleta z elementami

Zestaw:Zestaw:

Połączenia

Bramki

Dioda LED

Wyświetlacz 7-segmentowyWłącznik

Klawiatura i Keypad

Nadajnik i odbiornik sygnału (stronicowanie projektu)

Generator sygnału cyfrowego

Uziemienie (logiczne „0”)

Przerzutnik

Wejścia oraz wyjścia

Zegary

Licznik

Pamięć

Ustawienie (logiczne „1”)

Page 4: Architektura komputerów

MM LogicArchitektura komputerów 4WN

Zastosowanie podstawowych elementów

Układ 1:Układ 1:

Stan początkowy

Page 5: Architektura komputerów

MM LogicArchitektura komputerów 5WN

Bramki:Bramki:

Dostępne bramki i ich konfiguracja

Bramki podstawowe

Bramki z negacją

Page 6: Architektura komputerów

MM LogicArchitektura komputerów 6WN

Układ sprawdzania bramek AND i XOR

Układ 2:Układ 2:

Page 7: Architektura komputerów

MM LogicArchitektura komputerów 7WN

Konstruowanie bramek z bramek NAND

Przykłady:Przykłady:

Page 8: Architektura komputerów

MM LogicArchitektura komputerów 8WN

Układ kombinacyjny dla sumy iloczynów

Układ 3:Układ 3:

A B C D F10 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 01 1 0 0 01 1 0 1 01 1 1 0 11 1 1 1 0

Mała liczba jedynek – stosujemy sumę iloczynów (SoP – Sum of Products)

1F A B C D A B C D A B C D

Formuła do realizacji

Tabela prawdy

Page 9: Architektura komputerów

MM LogicArchitektura komputerów 9WN

Układ kombinacyjny dla iloczynu sum

Układ 4:Układ 4:Układ 4:Układ 4:

A B C D F20 0 0 0 10 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 10 1 0 1 10 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 11 0 1 0 01 0 1 1 11 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1

Mała liczba zer – stosujemy iloczyn sum (PoS – Product of Sums)

2F A B C D A B C D A B C D

Formuła do realizacji

Tabela prawdy

Page 10: Architektura komputerów

MM LogicArchitektura komputerów 10WN

Licznik i wyświetlacz 7-segmentowy

Układ 5:Układ 5:

Takt zegarowy

Zerowanie licznika

Kierunek zliczania

Page 11: Architektura komputerów

MM LogicArchitektura komputerów 11WN

Zegar, licznik i wyświetlacz 7-segmentowy

Układ 6:Układ 6:

Odstęp między taktami

Page 12: Architektura komputerów

MM LogicArchitektura komputerów 12WN

Sterownik silnika krokowego

Układ 7:Układ 7:

. . . .

0 0 0 1

0 0 1 0

0 1 0 0

1 0 0 0

0 0 0 1

. . . .

. . . .

1 0 0 0

0 1 0 0

0 0 1 0

0 0 0 1

1 0 0 0

. . . .

Kierunek pracy silnika

Układ kombinacyjny włączania jednego

uzwojenia

Ręczny takt

Page 13: Architektura komputerów

MM LogicArchitektura komputerów 13WN

Układ testujący keypad

Układ 8:Układ 8:

Włącznik kropki4 bitowe wyjście binarne NKB

Możliwość wybory liczby jednej z

szesnastu

Sygnalizacja naciśnięcia przycisku

Zapamiętana wartość zdekodowana do formatu

7-segmentowego

Page 14: Architektura komputerów

MM LogicArchitektura komputerów 14WN

Demultiplekser jako dekoder

Układ 9:Układ 9:

Adres wybranej diody LED podany na 3 bitach

Zaadresowana dioda LED włączona lub wyłączona

Układ dekodera 3 do 8

Page 15: Architektura komputerów

MM LogicArchitektura komputerów 15WN

Licznik i demultiplekser jako sterownik

Układ 10:Układ 10: Układ sterownika silnika krokowego z zastosowaniem licznika i demultipleksera

Sterowanie ręczne w taktowaniu

Wykorzystane 2 bity na wyjściu licznika

Układ bramek zastąpiony przez demultiplekser

Page 16: Architektura komputerów

MM LogicArchitektura komputerów 16WN

Sterownik z zegarem

Układ 11:Układ 11:

Ręczna zezwolenie na podawanie taktów zegarowych

Układ sterownika silnika krokowego z zastosowaniem licznika, demultipleksera oraz zegara podającego takt co 100 ms

Page 17: Architektura komputerów

MM LogicArchitektura komputerów 17WN

Podział projektu na strony - nadawanie

Układ 12 str.1:Układ 12 str.1:

Wybór strony projektu. . . .

1 0 0 0

1 1 0 0

1 1 1 0

1 1 1 1

0 0 0 0

1 0 0 0

. . . .

Źródło sygnału, który zostanie przekazany do następnej strony

projektu

Sterowanie oświetlenia choinkowego – gwiazda

(część nadawcza)

Demux – wersja 3 do 8

Page 18: Architektura komputerów

MM LogicArchitektura komputerów 18WN

Podział projektu na strony - odbiór

Układ 12 str.2:Układ 12 str.2:

Odbiornik sygnałów

pobranych z pierwszej strony

projektu

Sterowanie oświetlenia choinkowego – gwiazda (część odbiorcza)